一種新穎的超寬帶同步捕獲方案

摘要：針對高速TH－PPM 的超寬帶通信系統，提出了一種新穎的、可實現的多路并行同步捕獲方案，分析了電路的實現與性能，給出了仿真結果。與其他捕獲方案相比，該方案實現了射頻電路與基帶電路的完美結合，并把同步部分放到了基帶部分進行處理，大大降低了接收射頻電路處理的難度，并具有良好的捕獲性能。

關鍵詞：超寬帶； 并行同步捕獲； 積分器； 現場可編程邏輯門陣列

中圖分類號：TN914文獻標志碼：A

文章編號：1001-3695(2007)11-0253-04

與傳統的連續載波調制通信方式相比，利用極窄脈沖攜帶信息的超寬帶（UWB）通信是一種全新的通信方式。它解決了困擾傳統無線技術多年的有關傳播方面的重大難題，開發了一個具有千兆赫茲容量和最大空間容量的新無線信道。它還具有對信道衰落不敏感、發射信號功率譜密度低、被截獲與檢測的概率低、保密性強、定位精度高、易于基帶信號的數字化處理等優點[1]。UWB技術因其優越的特性，已成為當今通信領域的研究熱點之一。

在UWB通信系統中，接收信號的捕獲同步是一個非常重要且具有挑戰性的問題。為了獲取接收信號與接收機本地信號的同步，已經有很多文獻提出了各種算法，可以分為相干捕獲和非相干捕獲。相干捕獲[2]的基本思想是接收信號與接收機本地信號相關，即相關輸出與門限進行比較。如果超過門限則認為接收機已經接收信號同步；否則改變本地信號相位，繼續與接收信號相關，直到相關輸出超過門限值為止。這類算法搜索時間特別長，不適合突發傳輸，并且較難實現[2，3]。為了縮短時間，人們提出了許多非相干捕獲算法，如利用傳輸信息的二階周期平穩性進行延時估計[4]和將低速采樣后的接收信號變換到頻域進行定時估計[5]。由于UWB信號脈沖持續時間短、占空比小、工作信噪比低，而實際超寬帶信道又是密集多徑的，這些算法很難獲得快速可靠的信號同步。圍繞這一問題，本文針對高速跳時脈沖位置調制的（time hopping pulse position modulation， TH－PPM)UWB通信系統的特點，在通信鏈路建立的起始階段，在發送端碼元序列中插入一定長度的同步導頻碼，并采用了一種新穎的、可實現的UWB信號同步捕獲方案——UWB多路并行同步捕獲。

1高速TH－PPM UWB通信系統簡介

高速TH－PPM UWB通信系統由信源、UWB發射機、寬帶收發天線、UWB接收機和信宿組成，如圖1所示。其中：UWB發射機由TH－PPM編碼電路和UWB信號產生電路組成；UWB接收機由寬帶低噪放大器（LNA）、射頻檢測電路和基帶數據處理電路組成；這里的信源是指廣義信源，包含信源編碼和信道編碼；信宿是廣義信宿，包含信道譯碼和信源譯碼。系統可傳輸的碼速率為10～100 Mbps。以下以傳碼率為100 Mbps的UWB系統為例詳細介紹系統的工作過程和同步捕獲方案。

圖2中信源輸出的1碼和0碼經TH－PPM編碼后分別產生低電平寬度為5 ns、相位相差90°的TH－PPM脈沖信號。當信源輸出碼速率為100 Mbps時，信源輸出的1碼和0碼經TH－PPM編碼后的波形如圖2所示。TH－PPM編碼后的信號作為UWB信號發生器的觸發控制脈沖信號，UWB信號發生器在輸入信號的激勵下產生UWB信號，并通過寬帶天線發送出去。

按照美國通信委員會（FCC）的規定，UWB信號是指相對帶寬大于20％或射頻（RF）帶寬大于500 MHz的信號[6]。由于UWB系統與現有的通信系統共享頻帶，會對現有系統造成一定的干擾，FCC規定了UWB系統的頻譜模板[7]，它可以使用的頻段規范為3.1～10.6 GHz。一般的UWB系統使用納秒級，甚至皮秒級的窄脈沖作為UWB信號[8，9]。然而，這些廣泛使用的窄脈沖，如高斯脈沖（Gauss）、厄米特脈沖（Hermite）均不符合FCC的頻譜模板要求，都需要通過精確的濾波成型技術對其進行處理，方能達到FCC的要求[10]。所以，為了滿足FCC規定的頻譜特性，同時考慮到工程的實用性，可以采用特殊的窗函數調制載波的方法，產生信號的中心頻率和帶寬，通過相關參數進行方便的調節[9]。圖1中的UWB信號發生器正是基于這種思想設計的，采用了負阻效應可控的猝歇式UWB信號產生方式。電路原理如圖3所示。

UWB信號發生器只對輸入觸發控制脈沖信號的下降沿有效，在控制脈沖信號下降沿的觸發下產生包絡為鐘形（類似高斯函數波形）的UWB信號，并且包絡的大小和幅度可通過相關參數靈活調節，詳細內容參考文獻[10，11]。TH－PPM編碼模塊采用Altera公司StratixⅡ系列的現場可編程邏輯門陣列（FPGA）EP2S15F484C3實現。該芯片具有豐富的資源：40 萬門、15 600 個邏輯單元、9M bit 的塊存儲器、6個高精度的DPLL、高達500 MHz的內核時鐘承受能力和I/O

信號的下降沿與上升沿低于300 ps。其I/O口的電平標準設為LVTTL（low－voltage transistor－transistor logic）形式，即高電平為3.3 V，低電平為0.3 V[12]。由以上分析可知，信源輸出的任何一個1碼或0碼與UWB信號發生器輸出的UWB信號是一一對應的關系，只是表示1碼和0碼的UWB信號在時域上相差T/4（T為碼元寬度）。采用ADS2005A仿真軟件對圖3所示的電路進行仿真，可得如圖4所示的重復頻率為100 MHz的UWB信號波形（也可看做是連續發送碼速率為100 Mbps的1碼產生的UWB信號波形）。其信號包絡為4 ns，-10 dB帶寬大于600 MHz。頻譜圖如圖5所示，滿足FCC的頻譜模板要求。

多路并行同步捕獲接收機的結構如圖6所示。天線接收下來的信號經過寬帶低噪放大器LNA和五路功率分配器后，均勻地饋入五路工作于不同相位的可控射頻積分器積分，積分結果通過高速電壓比較器送入FPGA 進行基帶信號處理；同時，FPGA又根據積分結果調整五路可控積分器的工作相位，以實現對接收信號的同步捕獲。接收機主要由接收天線、射頻積分電路、基帶數字處理電路和信宿組成。其中LNA、功率分配器、五路可控積分器、比較判決器和放大器構成接收機前端射頻處理電路；邏輯選通單元、邏輯控制單元、門控脈沖產生單元、碼元恢復模塊和數據解調模塊組成基帶處理電路。由于基帶部分包含大量高速數字邏輯，采用FPGA 實現基帶處理功能。與發送端一樣，這里選用Altera公司StratixⅡ系列的EP2S15F484C3。

2多路并行同步捕獲工作原理

系統中信源發送數據流的格式如圖7所示。在發送有效信息前，先發送一定長度的連1碼作為系統的同步導頻碼。

在碼元速率為100 Mbps的UWB傳輸系統中，積分器A、B、C、D的四路門脈沖控制信號A、B、C、D為時延各錯開2 ns、脈寬為4 ns、高電平為3.3 V、低電平為0.3 V、周期為10 ns的門脈沖信號， 如圖8所示。在門脈沖的作用下，每路積分器存在兩個工作狀態，即積分態和清零態。每路積分器的積分時間為五分之二碼元周期（4 ns），余下的五分之三碼元周期（6 ns）用于放電清零，即門控信號為高電平時積分器積分，為低電平時積分器清零。四路積分檢測器交替工作，積分時間恰好覆蓋整個時間域，即在任意時刻，均有積分器處于積分狀態；每路積分輸出中包含有特定相位的積分信息，通過四路積分器錯相重疊積分，實現了全時間域的信號檢測，避免了對輸入信號檢測的缺失遺漏。射頻可控積分器的輸出值為其積分區域內的信號能量。積分器的輸出值與判決器的參考電平值進行實時比較。當積分器的輸出值大于參考電平值時，判決器輸出高電平；否則輸出低電平。所以在選擇合適的參考電平值后，當包絡為鐘形、寬度約為4 ns的UWB信號全部落入或大部分（>75%）落入某路積分器的積分區域時，該路判決器的輸出為一個脈沖。放大器的作用是使判決器的輸出信號電平滿足基帶FPGA的TTL電平形式。

具體的多路并行同步捕獲過程如下。在捕獲階段，發送端發送連1同步導頻碼，接收端只對上支路（圖6中的A、B、C、D

四支路）實現并行積分檢測捕獲。捕獲期間，門控脈沖產生模塊在邏輯控制單元的驅動下不輸出下支路門控信號E，只

輸出A、B、C、D四路門控信號作為上支路四路積分器的有源控制端。判決模塊將積分器的輸出值與判決比較器的參考電平值進行實時比較輸出。同時，邏輯選通單元在設定的時間內對上支路的四路判決器輸出的脈沖個數進行統計計數。計數結束時，根據統計結果選擇統計值最大的那條支路和門控信號作為同步后上支路的開啟信道和門控信號，并關閉其他三路門控信號，把選擇的門控信號作為接收端維持同步和解調數據的100 MHz同步時鐘。同時，開啟下支路的門控信號E，其值為同步后上支路的門控信號相移90°后的信號。統計時如果有兩路的脈沖個數相等或大致相等，說明UWB信號正好均勻地落入兩路可控積分器的積分區域。這時可通過邏輯控制單元使每路門控信號各延遲1 ns，再重新統計捕獲一次，就可以保證其中的一路統計結果值遠大于其他三路。同步后，當發送端發送1碼時，上支路的積分檢測器輸出比較脈沖；當發送0碼時，下支路的積分檢測器輸出比較脈沖。適當地選擇比較器的參考值，那么在任何一個碼元寬度(10 ns)內，僅有一個支路輸出脈沖。根據這個特點，就可以正確解調出發送端發送的碼元數據。

如圖8所示，在捕獲階段表示連1碼的UWB信號幾乎全部落入積分器A的積分區域；而只有大約一半的UWB信號落入積分器B的積分區域；積分器C和D的積分區域沒有任何UWB的有效信號。只要設定合適的判決器參考電平，就會出現A路的統計脈沖個數遠高于其他三路的情況。所以選擇A支路作為同步后上支路的開啟通路；同時停止B、C、D三路門控信號的輸出，把門控信號A相移90°作為下支路積分器E的門控信號E，并將門控信號A作為接收端維持同步和解調數據的100 MHz同步時鐘。同步后，發送1001碼元序列時，表示1碼的UWB信號落入上支路積分器A的積分區域，表示0碼的UWB信號落入下支路積分器E的積分區域，即發送1碼時上支路輸出脈沖信號，發送0碼時下支路輸出脈沖信號。

3電路實現及軟件仿真結果

UWB接收機通過五路可控射頻積分器實現對接收信號及其多徑分量的捕獲，所以積分檢測電路的靈敏度是決定接收性能的關鍵因素。這里選用Infineon公司截止頻率高達25 GHz的小信號微波三極管BFP620作為積分檢測管和積分控制管，利用電容的充放電特性實現高頻線性積分，設計了如圖9所示的可控射頻積分比較放大電路。圖中三極管Q1為積分管，Q2為控制管，C3為積分電容，電阻R1、R2將Q1的基極偏壓置于0．67 V，略小于發射結導通電壓，用于抵消Q1發射結電壓，提高積分靈敏度并消除積分死去。在積分階段，Q2的基極控制脈沖輸入電平為3.3 V的高電平，Q2導通，天線接收下來的UWB信號經LNA放大后與Q1的基極偏壓疊加饋入Q1，Q1對輸入信號的正半周進行線性放大，并由接在Q1射極端的R3、C3組成的RC積分器取出輸入信號的能量，并送入比較器進行比較判決。當Q2的基極控制脈沖輸入電平為低電平0.3 V時，Q2截止，同時由于Q1的基極偏置電壓略低于發射結導通電壓，Q1截止，集電極電流為零，電容C3通過R3放電清零。電阻R5、R6，電容C4，5 V電壓源和高速電壓比較器LT1720組成判決放大電路。當C3兩端的電壓高于比較電壓（R5兩端的電壓）時，比較器輸出高電平；低于比較電壓時，輸出低電平。

接收端采用EP2S15F484C3芯片實現基帶處理電路，并設定I/O接口標準為LVTTL形式。假設天線接收下來的UWB信號通過LNA和五路功率分配器后，每路積分器輸入的UWB信號包絡幅度最大為160 mV。假定某支路的UWB信號正好落入該支路門脈沖控制信號的高電平脈寬內，運用Multisim 7．0進行電路仿真，得到的捕獲階段無多徑干擾時該支路積分器的工作仿真圖如圖10所示。由圖可見，積分器輸出的信號形狀與UWB信號的包絡基本一致。在選擇合適的比較電平后，比較器輸出幅度約為1.6 V、脈寬約為2.5 ns的脈沖信號。而EP2S15F484C3芯片的高電平識別電壓為1.4 V(實測)，I/O信號上升沿和下降沿均低于350 ps，所以比較器輸出的脈沖信號可不經放大就能完全被基帶識別處理。

運用EDA仿真軟件QuartusII 5.1對基帶處理電路進行仿真，得到的仿真結果如圖11所示。

仿真波形說明：pluse_a、pluse_b、pluse_c、pluse_d和pluse_e分別為A、B、C、D、E五路積分判決器的輸出；gate_a、gate_b、gate_c、gate_d分別為上支路的門脈沖控制信號；gate_e為下支路未相移的門脈沖控制信號；data_out為數據解調輸出；clk_count為100 MHz的計數時鐘；final_chan為根據統計結果的最大值選取的上支路開啟通道；m0、m1、m2、m3分別為A、B、C、D四條通道在捕獲階段輸出脈沖數的統計結果；number為同步導頻碼的長度。仿真時假設導頻碼長度為128（可根據需要改變），邏輯選通模塊對四路積分器輸出的脈沖個數進行計數，在計數時間截止（number=80 H）時，對四路計數結果進行比較，找出其中的最大值，開啟同步標志位flag（高電平表示同步）和同步后的上支路通道。如圖11所示，在同步標志位flag開啟時刻，m2>m1>m3>m0，所以選擇通道C作為同步后的上支路開啟的通道，即chan_chan等于2。為了便于觀察，假設發送的數字信息為0和1交替的碼元信號，基帶處理電路能正確恢復出發送端碼元。

4性能分析

在UWB系統中，一般采用滑動相關或匹配濾波器等方法提取同步時鐘。此處為了簡化電路設計，根據數字電路和系統的特點，采用選通后的上支路門脈沖控制信號作為系統

的同步時鐘。由于系統發送端是在100 MHz時鐘的上升沿發出數據，并且對發端的TH－PPM而言，發送比特1時，其低電平起始時刻正好為發送端100 MHz時鐘的上升沿，同時射頻端的UWB脈沖觸發時刻也是比特1的低電平起始時刻（即發送端100 MHz時鐘的上升沿）。所以如果同步時選擇門脈沖控制信號C，則說明在捕獲階段C支路統計出的脈沖數目最多，即可近似認為門控信號C的上升沿即為接收端同步時鐘的上升沿。這樣就可以用上支路的門控信號C作為系統的同步時鐘。在選擇適當的比較器判決值后，接收端產生的同步時鐘與發送端時鐘最多相差0.5 ns，即接收端產生的同步時鐘與發送端發送時鐘的頻率相同，相位最多相差π/10。這在該系統的數字解調

過程中是可以接受的。同時，由于可控積分器是對其積分區域內的信號進行能量積分，該系統也具有較好的抗多徑干擾能力。

圖12為同步后發送端發送連1碼和連0碼時的上、下支路的輸出脈沖波形圖以及發送1001碼序列時接收端碼元恢復的運算過程和時序圖。由圖可知，恢復出的碼元序列與發送的碼元序列相比有一個碼寬的時延，但這并不影響系統的接收性能。實際測試系統中，為了提高系統的同步捕獲精度，可以分別從系統硬件和軟件上對捕獲方法加以改進。具體做法有兩種：a)增加上支路并行捕獲的路數。并行捕獲的路數越多，提取的同步時鐘精度就越高，但會增加射頻電路的成本、降低輸入到每路積分器的信號能量、削弱系統的抗干擾能力。b)延長接收端統計計數時間。由前面的介紹可知，統計計數時間即為同步捕獲時間。這種方法增加了同步導頻碼的長度，延長了同步捕獲時間。

5結束語

本文針對高速TH－PPM UWB通信系統提出了一種比較新穎的UWB同步捕獲方法，即通過多路可控的并行積分能量檢測電路來提取UWB信號的時域特征。它將同步部分放到了基帶處理中，降低了射頻處理的實現難度。在一些干擾較多、多徑較強、傳輸速率較高（10～100 Mbps）的室內或室外通信場合，其不失為一種簡單可行的UWB同步捕獲接收方式。

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