深亞微米工藝下ＩＣ設計所面臨的挑戰

［摘 要］在集成電路發展的大部分時間里芯片上的互連線幾乎總是像“二等公民”，它們只是在特殊的情形下或當進行高精度分析時才予以考慮。集成電路工藝進入到深亞微米后，這一情形迅速發生了變化。深亞微米下VLSI設計正面臨比以往多很多的電路可靠性、性能、功耗、成本等新問題，給芯片設計者提出了新的挑戰。本文詳細分析了DSM下IC設計面臨的五種挑戰。

［關鍵詞］深亞微米 集成電路

［中圖分類號］O4

［文獻標識碼］A

［文章編號］1009－5489(2008)04－113－02

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隨著集成電路工藝的進步，晶體管的特征尺寸不斷縮小，芯片面積逐漸增大，芯片上集成的晶體管越來越多。等比例縮小提高了晶體管的工作速度，但卻使互連(Interconnect)對芯片的工作產生了很多負面影響，影響著信號的完整性(信號完整性是指一個信號在電路中產生正確響應的能力)。隨著特征尺寸的縮小和電路速度的提高，由導線引起的寄生效應，己經變得非常重要。由于連線寬度變窄，長度變長，互連延遲逐漸增大，已經成為芯片延遲的主要部分；DSM下金屬布線層次很多，發生串擾的機會大大增加；電源線電阻增大，沒有考慮周全的電源網格造成電壓降，影響芯片的功能；芯片功耗的增大，使得電流密度增大，會發生電遷移的現象，導致DSM下芯片的成品率降低，也是急待解決的問題。

一、串擾效應

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串擾(Cross-talk)是指兩根相鄰的連線相互間的電磁耦合作用所誘生出的干擾噪聲。其所導致的干擾如同一個噪聲源，會引起難以跟蹤的間斷出錯。串擾的產生主要是受到線間寄生效應的影響，比如耦合電容或者互感，但在當前的開關速度下，電容性的串擾是主要因素。在深亞微米VLSI電路中，金屬布線層數持續增加：從0．35um工藝的3層或者4層增加到0．13um工藝中的超過7層金屬布線層。另外，目前復雜設計中的電路門數的劇增使得更多、更長的互連線成為必要。為了控制芯片面積而又降低互連線不斷增加的電阻，金屬變得又高又窄，耦合合電容明顯增大，同時隨著線間距的減小，金屬層次增多，金屬間寄生電容增大，串擾成為電路的一大噪聲源。當該噪聲的峰值足夠大時，它將導致互連線上傳輸的信號的邏輯特性發生混亂，或是使互連線終端的負載管工作不正常，從而使受害線上的信號完整性受到破壞。當串擾噪聲的峰值接近MOS晶體管的闡值電壓時，高速高密度電路將耗散許多額外功率。因此，串擾是深亞微米VLSI互連布線中必須考慮的問題。

深亞微米下實際電路中，同層金屬層之間、不同層金屬層之間都有可能出現信號相互藕合耦合，串擾噪聲的整個拓撲結構是三維立體的，分析將變得十分復雜。一般把發生串擾的導線中的其中一根叫干擾線(Aggressive Net)，另一根叫受擾線(Victim Net)，干擾和受擾都是相對而言，因為是相互干擾。如果干擾線的信號和受擾線的信號同方向跳變，則會減小受擾線上的延時；反之，如果反方向跳變，則會增加延時，因此，串擾產生的影響不可預測。對于動態邏輯或者有鎖存器的電路，串擾產生的毛刺會使得邏輯錯誤翻轉，影響電路的功能。特殊情況下，由于噪聲的注入觸發器可能采集不到正確的值，或者動態節點的電平可能混亂。如果噪聲電平足夠高，也可能通過邏輯門傳輸。這將導致下游電路邏輯功能不正確，尤其是在動態邏輯電路中。

二、電壓降

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由于導線的電阻效應和電感效應，沿著電流路徑的電阻和電感會引起電源網格上的電壓降。這些電壓降影響時鐘偏斜、門的性能和時鐘，進而影響芯片的功能和可靠性。

電流經一條有歐姆電阻的導線時會產生歐姆電壓降，這在DSM下顯得特別突出。原因是DSM下連線電阻增大，芯片面積變大使得電源線長度增加，因此增加了電壓降。當輸出電平變低時地線網格也會受到同樣類型問題的影響，只是這時的電壓值會增加，稱為地線反跳。由于高速設計中電流變化的速度增加和管腳的電感效應，使得上述影響變得更糟。

電壓降主要表現在電源網格上，此外還影響包括時鐘樹在內的信號線。電源網絡上的電壓降主要影響時序，它會降低門的驅動能力并增加總延時，典型情況下，5%的電壓降會對延遲產生10%~15%的影響，這無疑會對芯片的關鍵路徑產生很大影響，導致建立時間和保持時間違規。這些單元時延的累積將顯著影響到電路松弛(Slack)和時鐘偏移(Skew)。當時鐘偏移范圍在100ps內時，這樣的時延增幅將是非常危險的。時序計算應該考慮最壞情況下的IR-Drop以保證設計的正確。電壓降也損害了邏輯門的噪聲容限，這不僅是因為電源網格的電壓降低，而且也是因為地線網格的電壓升高。一旦噪聲容限降到預算值(典型值為10%)之下，設計就不能保證正確了。

三、電遷移

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金屬連線除了傳輸信號以外，還要用來為整個芯片供電。金屬線上的電流密度受到電遷移效應的限制，存在著極限傳導電流密度，其他導線也存在(多晶硅和擴散導線還有電流限制，但因為它們并非用于電源分配，這些限制就不會影響設計)。金屬線上的電子沿電壓梯度方向漂移，與組成導線的金屬粒子發生碰撞，能量足夠高的碰撞可以使金屬粒子發生明顯的移動，其結果會使導體的某些部位產生空洞或晶須(小丘)，從而引起導線斷裂或另一條導線短路，該過程叫做金屬遷移(Metal Migration)，也稱電遷移(Electromigration)。一旦發生這種現象，芯片可能無法完成預期的功能，或者不再滿足時序規范。在電路規模不斷擴大，器件尺寸進一步縮小時，互連線中電流密度在上升，電遷移成為VLSI中的一個重要的可靠性問題。電子遷移的失效模式主要包括：

(1)短路：互連線因電遷移產生小丘累積，引起相鄰兩條互連線短路，這在微波器件或VLSI中尤為多見。多層布線的上下層金屬間也會因電遷移發生短路。

(2)斷開：在金屬層跨越臺階處或有傷痕處，應力集中，電流密度大，容易因電遷移而發生斷開。金屬線也可因水汽作用產生電化學腐蝕而開路。

(3)參數退化：電遷移還可引起基極一發射極擊穿特性退化，電流放大系數變化等。

四、天線效應

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CMOS工藝早己經成為集成電路制造業的主導工藝。在MOS器件中，柵極下面存在柵氧化層。在現代CMOS工藝中，采用離子刻蝕(Plasmaetching)、離子注入(Ion Implanting)等工序的時候，容易引入游離的電荷，由于連線長度的增加，連接到柵極的金屬成了收集這些電荷的“天線”，隨著積累的電荷越來越多，最后將對柵極放電而毀壞晶體管，這就是天線效應。天線效應(Antenna)是柵氧的主要損害類型，也是半導體生產中典型的良率殺手之一。深亞微米工藝下，隨著特征尺寸的減小，金屬層次的增多，金屬互連線的變長，發生天線效應的可能性越來越大。

五、互連延遲的增加

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在進入深亞微米工藝之前，互連一般都作為二階效應而不予考慮，那時的主要延遲是器件延遲。進入深亞微米后，集成電路中金屬導線上的時延已經大大超過了器件本身的時延，互連、互連線(Interconnection Wire)成為集成電路設計者高度關注的重要問題。隨著工藝的提高，器件尺寸減小，器件的延遲減小了，而互連線的延遲反而增加了，互連時延已成為系統時延的主要因素。

［參考文獻］

［1］李志堅、周潤德：《VLSI器件電路與系統》，北京科學出版社2000年版。

［2］張興、黃如、劉曉彥：《微電學概論》，北京大學出版社2003年版。

［3］柯之江：《硅集成電路技術及發展趨勢》，《電子與封裝》2004年第4期。

［4］南國芳：《VLSI物理設計中關鍵問題求解的算法研究》，《天津大學博士學位論文》2004年。