面向邏輯設計的ＳＤＲＡＭ 控制器性能度量模型

摘 要:以SDRAM控制器為研究對象，探討硬件邏輯設計時其性能度量的方法，通過建立一個硬件時鐘周期級上的SDRAM控制器性能度量模型，在硬件邏輯實現的層次上實現了SDRAM控制器性能的評估。根據該性能度量模型，既可以分析已有設計的性能，又可以啟發SDRAM控制器的優化方案。在雙向有線數字電視信道SoC系統平臺上應用該度量模型對三個AMBA總線接口的SDRAM控制器實現方案的性能進行分析，從而驗證該性能度量模型適用于評估和指導SDRAM控制器的設計。該實驗方法還可以用來評價各個不同IP核提供商提供的SDRAM控制器IP核，以及評估SoC系統中一些其他IP核的性能。依據模型給出的量化分析信息，對優化設計具有啟發性。

關鍵詞:SDRAM控制器; 性能度量; 邏輯設計; 片上系統; IP核; AMBA總線

中圖分類號:TP393文獻標志碼:A

文章編號:1001-3695(2009)09-3432-04

doi:10.3969/j.issn.1001-3695.2009.09.065

Metrics and its verification for SDRAM controllerperformance analysis specified for logic design

PAN Guang-rong， WANG Qin， QI Yue， YU Mei-qiang

(School of Information Engineering， University of Science Technology Beijing， Beijing 100083， China)

Abstract:Based on the platform of two-way cable networked SoC， this paper focused on how to evaluate the performance of a SDRAM controller during the stage of the hardware logic design， and gave an accurate cycle-level model for SDRAM controller performance analysis， which enabled the performance evaluation at the logic design level of a SDRAM controller. The metrics could be used to analyze the performance of a designed SDRAM controller and illumine optimized design for SDRAM controllers. Validated this model by exploiting it to analyze the performance of three different SDRAM controllers， so that proved the model to be capable of evaluating and guiding the design of a SDRAM controller.The method could also be used to analyze the performance of other IP cores in a SoC system and to select the proper SDRAM controller IP core if it was more efficient to buy one rather than design one in person. By qualitative analysis according to the model， some heuristic information can be given to guide performance optimization.

Key words:SDRAM controller; performance metrics; logic design; SoC(system on chip); IP core; AMBA bus

很多SoC(system on chip)系統的外部存儲部件均采用SDRAM(synchronous dynamic RAM)。DRAM在PC、工作站平臺上的廣泛應用使其性能分析成為一個關鍵問題[1，2]。同樣，SDRAM在SoC系統中的廣泛使用， 也使其控制器的性能分析具有十分重要的意義。對于IP(intellectual property)核邏輯設計者而言，除了能給出功能上的指標，如果還能夠在硬件邏輯的層次上給出一個性能指標，將是一件很有意義的事情。

各大IP核提供商都提供SDRAM控制器IP核，如Denali、Synopsys、ARM、Xilinx等。這些公司所開發的IP核授權需耗費較大的成本，在技術不受限于人的情況下，自行設計開發也是另一種途徑。大部分后者研究都是工程性的，主要目的是設計出滿足工程需求的SDRAM控制器，如文獻[3，4]。IP設計不但要滿足功能上的需求，還要給出一定性能上的評價標準。

PC、工作站平臺上的DRAM性能分析大都是在軟件層次上的。POPeye[5]對PC平臺的各部件在體系結構級和行為級上分別用軟件建模，通過在仿真器上運行典型的PC應用程序，對DRAM的性能進行評估。還有大量的研究者在軟件層次上分析數據訪存、指令訪存、堆棧訪存等造成的頁失效[6～9]。針對SoC設計，軟件層次上的性能分析不如硬件層次上的性能分析精確。由于硬件平臺的開發周期長、花銷大，很少有文獻對SDRAM控制器的性能進行硬件平臺的評估。但是隨著FPGA的發展，在FPGA平臺上對SDRAM控制器進行性能分析已經變得容易實現且精確度高。

本文在開發SDRAM控制器的過程中通過大量實驗，嘗試從硬件的角度分析并提煉出一種對SDRAM控制器設計者具有一般指導意義的周期精確級的性能度量方法。

1 研究前提介紹

1.1 雙向有線數字電視信道SoC系統

本文的研究基于雙向有線數字電視信道SoC系統，如圖1所示。CM(cable modem)通過有線電纜和CMTS(cable modem termination system)進行通信。系統信道根據信道頻譜的不同分為上行信道和下行信道。下行數據通過解調和譯碼后到達FPGA中的EuroDOCSIS MAC協議處理器，協議處理器將接收到的數據包放入分配的SDRAM空間，CPU中的上層軟件從SDRAM中獲取下行數據并對其解析。上行數據由MAC協議處理器從SDRAM取出通過上行信道傳給CMTS。SoC內部各模塊和接口通過AMBA(advanced microcontroller bus architecture)總線進行互連。本文主要研究片外存儲系統部分，研究內容定位于圖1的虛線框中。

1.2 SDRAM特點及工作原理[10，11]

DRAM儲存一位元的資料只需要一個電容，當行解碼線(RAS)與列解碼線(CAS)動作時，可令MOSFET(metal oxide semiconductor field effect transistor)接通，允許電容電壓被讀取或寫入。圖2為動態隨機存取存儲器的存取控制[11]。

SDRAM最大的優勢是容量大，省電又比SRAM便宜，但由于其數據易失性使其控制相對復雜。SDRAM利用交叉記憶模組(interleaved memory module)及多重管線化(multi-pipeline)的技術，改善了DRAM在突發模式(burst mode)下的存取時間，同時也加大了其控制器的設計復雜度。SDRAM具有多種工作模式，內部操作是一個復雜的狀態機。SDRAM的所有操作都同步于時鐘。根據時鐘上升沿上控制管腳和地址輸入的狀態，可以產生多種輸入命令，如激活、預充電、刷新、讀、寫和模式寄存器配置等。

1.3 AMBA總線[12]

AMBA是ARM公司推出的總線協議。其中AHB(advanced high-performance bus)總線已經成為事實上的SoC 片上系統總線標準。AHB 總線具有以下特點:支持突發傳輸、單時鐘周期總線MASTER移交(總線使用權的無縫移交)、單時鐘邊沿操作、非三態實現、寬的數據總線配置、支持多達16個MASTER。

AHB 總線的一個完整的傳輸過程可以分為地址傳輸階段和數據傳輸階段。地址傳輸階段傳輸地址和控制信號， 而數據傳輸階段傳輸讀寫數據和響應信號。數據傳輸階段如果無法在一個時鐘周期內完成， SLAVE可以用HREADY信號來通知MASTER延長傳輸過程， 保持各個信號不變。傳輸結束時， MASTER可以通過SLAVE發出的HRESP信號來確定傳輸是否成功，是否要重新傳輸數據。

2 SDRAM 控制器性能度量模型及其對應啟發方案

本文針對SDRAM控制器的邏輯設計，給出時鐘周期級上度量SDRAM訪問速率的模型。本文的SDRAM控制器是基于有源嵌入式系統，因此主要關心的是SDRAM的訪問速率。

根據SDRAM控制器在整個系統中的位置(圖 1)，其性能分析可以從系統端和SDRAM端入手，劃分如圖3所示。這樣可以有效地將性能分析從兩端分開討論，以避免混合分析時混淆思路。系統端有讀請求時，SDRAM控制器將請求譯成SDRAM可以接收的讀命令，按SDRAM的時序送給SDRAM端，并按時序將讀取數據交付給系統;同樣，當系統有寫請求時，SDRAM控制器將數據寫入SDRAM。系統端只對SDRAM控制器進行直接操作。SDRAM端僅是SDRAM控制器和片外SDRAM的交互。在分析系統端時，不考慮SDRAM控制器如何與片外SDRAM進行數據傳輸，在系統看來數據好像是存儲在SDRAM控制器中一樣;同樣，分析SDRAM端時，只考慮片外SDRAM與SDRAM控制器的交互。

2.1 系統端模型

在系統端，本文從硬件底層提取兩個能引起邏輯設計者興趣的參數。某任務執行時，系統訪問SDRAM控制器的總時間Ttotal，該時間包括系統發送地址和控制信號、系統等待、系統接收或發送數據等所需要的時間;另一參數為系統接收或發送數據所用時間占Ttotal的比值η。對于同一個程序的運行，Ttotal越小，說明SDRAM控制器對系統的訪存請求響應越快;η越大，則系統端的總線利用率越高。η的計算式如下:

η=Tdata/Ttotal(1)

其中:Tdata為某任務執行時，在系統訪問SDRAM控制器的過程中數據周期所占的總線時間。

Ttotal取決于SDRAM控制器對系統訪存請求的響應速度及系統訪存模式。控制器對系統訪存請求的響應速度即SDRAM控制器在收到訪存請求后多長時間能夠鎖存系統寫數據或給出系統讀數據。系統訪存模式有單拍和突發兩種。對同一任務，由于不同的SDRAM控制器對命令的響應時間會不同，Ttotal也會不同，其值越小則SDRAM控制器性能越高，而Tdata不會有變，總線利用率η將會越大。理論上，一個硬件邏輯設計者針對自己設計的控制器，可以根據程序的每一個訪存操作累計出該程序的總訪存時間Ttotal，但是由于其不可操作性，通過實驗給出統計數據的方法更具有可行性。本文第3章給出了應用該度量模型的一種實現。根據該度量模型，實驗中需要采集到系統訪問SDRAM控制器的總時間和其中數據所占用的有效時間。在本文基于的系統中，對SDRAM控制器的選通時間，即其HSEL(參考AMBA總線協議)的有效時間基本上等于系統對SDRAM控制器的總訪問時間。同理，可以找到描述Tdata的相應信號。只要能夠跟蹤并累計相關信號的時間，便可以得出上述所需的參數。

該度量模型還可以為優化SDRAM控制器提供啟發性的指導。本文SoC系統中，對SDRAM進行訪問的MASTER主要有EuroDOCSIS Protocol Processor的上行模塊的讀SDRAM、下行模塊的寫SDRAM、龍芯1號IP核以及DMA模塊對SDRAM的讀寫。若以單拍方式進行(一次進行一個數據的讀寫)，即使不考慮預充電過程，SDRAM控制器從收到讀命令到讀出數據有效最少要兩個時鐘周期(CAS latency=2)，加上總線接口部分的鎖存，單條指令讀取至少需要三個時鐘周期，實際上預充電必然存在。因此要想減少Ttotal，需要充分利用AMBA總線的數據訪問突發模式和SDRAM 本身具有的突發特性，否則對于高速的cable數據流量來說，SDRAM控制器會大大降低整個系統的性能。下面介紹讀預取和寫拼接的啟發方案。

數據緩沖技術是協調快速訪問和低速響應的常用技術。根據程序的局部性原理，程序在一定時間段內通常只會訪問地址空間較小且連續的部分，因此可利用SDRAM存儲器本身的突發特性以及AMBA總線的突發數據訪問模式，借鑒cache的原理，將數據預取到緩沖區，這樣可以很好地減少Ttotal的值。AMBA寫模式具有多樣性(位寬8、16、32 bit與各種突發模式的組合)。例如當系統每次寫8 bit時，可以先在SDRAM控制器進行寫拼接，將多個寫操作拼合成能夠一次完成的SDRAM突發操作后再統一寫入片外SDRAM。這樣，通過寫拼接可以直接對系統的寫要求進行響應，系統不必長時間等待低速的SDRAM，可以有效地減少Ttotal的值。

2.2 SDRAM端模型

SDRAM控制器除了發起對片外SDRAM芯片的讀寫操作外，其刷新模塊要周期性地對SDRAM芯片進行刷新，以防數據丟失。通過分析SDRAM的接口標準，SDRAM的讀寫操作具有一定的差異，一個完整讀操作包括讀命令占用時間、CAS等待占用時間和數據周期所占時間;一個寫操作，寫命令占用時間與第一筆寫數據占用周期重合，但數據周期之后需要一定的寫回時間。SDRAM端的性能分析對SDRAM的讀和寫分別建立模型。

對于一次讀操作:

ηread=burstLength/(αTMRD+βTRCD+γTRP+

CASLatency+burstLength)(2)

其中:α，β，γ∈[0，1];TMRD、TRCD、TRP分別為配置模式寄存器、行激活、預充電需要的時間;CASLatency為發出讀命令到第一個數據有效的時間;burstLength為突發數據長度;ηread為每次讀操作中數據占用時間與一次讀操作完成時間的比值。并非每次讀操作都需要重新設置模式寄存器、預充電或者行激活，因此參數α、β、γ屬于[0，1]，當其均為1時，ηread最小。 同理，對于一次寫操作:

ηwrite=burstLength/(αTMRD+βTRCD+γTRP+burstLength+TWR)(3)

其中:TWR為寫回時間;α、β、γ∈[0，1]其他參數同式(2)中定義。

由式(2)(3)可以得出，要想提高SDRAM端的性能，就需要盡可能地縮小平均到每次讀寫操作上的其他SDRAM操作(配置模式寄存器、預充電、行激活等)的時間，即減小α、β、γ的值。傳統的SDRAM控制器大都采用帶自動預充電的讀寫操作，因此，每次讀寫操作都需要先進行行激活和預充電。根據SDRAM的讀寫原理，對預充電過的存儲體進行訪問，必須先進行激活，因此每次訪問SDRAM都預充電，除了會帶來預充電本身的TRP開銷外，還會帶來TRCD的開銷。而通過記錄上次訪問的歷史信息，當訪問換行時方才預充電的方法可以減小參數β、γ的值。關于TMRD的開銷，本項目以前的做法是根據AMBA總線突發模式的改變而改變SDRAM的工作模式，因此配置模式寄存器操作根據AMBA總線上的模式變化而不斷發生。而本項目中多MASTER的交叉訪問會帶來很大的TMRD開銷，因此，本項目最終采用的方案是僅當驅動程序需要改變SDRAM模式時才進行模式寄存器的配置。

為了在SDRAM端給出一個統一的模型，基于統計理論，討論執行一個程序時的統計模型為

η=Tdata/Toperating(4)

其中:Toperating為SDRAM端完成所有SDRAM訪問(讀寫及為完成數據操作必須進行的其他操作)需要的時間，Tdata為Toperating中數據所占周期數。圖4對模型進行舉例說明。

圖4中從active bank 0開始到D3為一次讀操作的時間，其中:TRCD= 3，CASLatency=2，burstLength=4。所以，ηread0=4/(3+2+4)=0.444 4。下一個讀操作還是對bank 0進行操作，此時bank 0正好在active狀態，則不用經過TRCD便可直接發出讀(RD)命令，因此，ηread1=4/(2+4)=0.888 9，而將兩次讀操作統計討論，則ηread=(4+4)/(3+2+4+2+4)=0.533 3。

3 實驗驗證

3.1 測試平臺

本實驗采用Xilinx的Virtex2P XC2VP70平臺，片外存儲器采用Hynix的4 banks×4 M×16 bit SDRAM。驗證平臺如圖5所示。通過JTAG下載線將SoC系統的硬件邏輯文件從PC下載到FPGA中，測試程序通過PC的并口(LPT)下載，并通過PC串口(COM)打印顯示程序執行結果。

借鑒PC中通過運行基準程序給出存儲性能評價的方法，本文運行應用程序，通過統計模塊statistics(圖1)統計度量模型中的各參數，從而對SDRAM控制器的性能進行評價。Statistics就像探頭一樣插入到系統端和SDRAM端，在系統運行待測程序時，statistics模塊追蹤并捕獲索要檢測信號的變化，從而統計變化的周期數。在系統端記錄系統對SDRAM控制器訪問的總周期數Ctotal以及在整個訪問過程中數據所占總周期數Cdata，通過公式:

T=C×1/frequency(5)

得出系統對SDRAM控制器訪問的Ttotal和Tdata。在SDRAM端，記錄待測程序執行過程中，對片外SDRAM發起的讀、寫、預充電、行激活、模式寄存器設置等命令的次數，以及SDRAM端數據總周期數Cdata。各個操作完成需要的周期數是由SDRAM芯片特性決定的，根據已有數據可以推導出Coperating。

本文對三個不同的SDRAM控制器進行測試并應用第2章中的模型對它們進行性能評估。三個控制器介紹如下:version1的讀寫命令采用帶自動預充的讀寫;version2為本SoC系統提供給九方中實公司的IP核，不再采用自動預充的讀寫命令，在訪存換行或自動刷新時方預充電;version3按需預充電，添加讀預取寫拼接緩沖。三個版本綜合后的時鐘頻率分別為195.5 MHz、195.0 MHz、182.0 MHz。測試的四個程序program1、program2、program3、program4分別為裁剪的雙向有線數字電視應用程序、32 bit的遍歷讀寫、16 bit的遍歷讀寫、8 bit的遍歷讀寫。

3.2 測試結果

3.2.1 系統端測試結果

圖6(a)中，系統對SDRAM控制器訪問的總時間按version2的時間進行了歸一化處理。從圖6(a)中可以看到，執行四個程序時，version1的總時間均在version2的1.8倍以上。這是因為系統對SDRAM進行訪問時若頻繁開關SDRAM中的數據行，會造成很大的時間損失。程序在一定時間段內通常只會訪問地址空間較小且連續的部分，因此沒有必要每次讀寫命令結束后都自動預充電關閉所訪問的行，這樣就減少了每次讀寫訪問都要激活行帶來的時間損失。對SDRAM進行讀預取，并采用寫拼接的version3與version2相比，在執行各個程序時也加快了6%～25%。例如AMBA總線對SDRAM中同一個字(32 bit)進行高16 bit和低16 bit寫時，若不采用寫拼接，需要發起對SDRAM的兩次寫;而采用寫拼接時，每次將數據寫入寫緩沖，無延時地響應系統寫請求，并在將數據挪入SDRAM時，一次將該32 bit寫入SDRAM。讀取數據時，采用讀預取，則在系統讀取下一個連續的地址時可以毫無延時地給出數據。從圖6中可見，本文提出的性能度量模型能在時鐘周期級上給出準確的性能評估;同時根據本文度量模型所啟發的方案具有更優的性能，驗證了該模型的正確性，也證明了該模型的啟發性。

3.2.2 SDRAM端測試結果

圖7(a)為SDRAM端總線利用率，可以看到各個版本的數據帶寬利用率version3最高。Version3在四個程序的執行過程中總線利用率均保持在55%以上。圖7(b)和(c)將測試數據按version2的測試數據進行歸一化處理。

可見version3在SDRAM端發起的讀次數遠遠低于version2，而version1的次數遠遠高于version2的，這與度量模型的分析期望一致。加入讀預取和寫拼接緩沖后，version3的讀命令次數比version2減少了50%以上，這對低功耗設計也提供了啟發性信息。在圖7(c)中，由于version3采用了寫拼接，同樣的程序在執行時，對SDRAM發起的寫命令次數遠遠小于version1和version2。由于version2和version1在執行各個程序時，對SDRAM的寫操作都沒有進行拼寫，這兩個不同的SDRAM控制器設計對片外SDRAM發起的寫次數是一樣的。

4 結束語

本文基于雙向有線數字電視信道SoC系統，對SDRAM控制器的性能進行分析，提出了一種基于硬件精確到周期級的性能度量模型，該模型對IP核邏輯設計者具有重要的啟發意義。本文以該模型為指導，提出啟發性方案，對不同方案的三款SDRAM控制器應用該模型進行性能評估，驗證了該模型的評估準確性和設計上的指導意義。本文提出的驗證方法，在SoC平臺上添加測試統計模塊對信號進行檢測統計的方法，對其他模塊的性能分析具有一定的啟發意義，其能在硬件層次上給出一定的統計信息。當購買現有IP核時，可以通過該方法，對不同的IP核進行性能評估，以購買滿足需求的IP核。

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