一種用于D/A轉(zhuǎn)換器的帶隙基準(zhǔn)電壓源設(shè)計(jì)

王金斗

（石家莊職業(yè)技術(shù)學(xué)院 電氣與電子工程系，石家莊 050081）

0 引言

帶隙基準(zhǔn)源是集成電路中的一個(gè)單元模塊，也是D/A轉(zhuǎn)換器中的一個(gè)重要模塊，基準(zhǔn)源輸出的基準(zhǔn)信號(hào)穩(wěn)定，具有與電源電壓、工藝、溫度變化幾乎無關(guān)的突出優(yōu)點(diǎn)。為了更好地適應(yīng)數(shù)?；旌霞呻娐返陌l(fā)展，基準(zhǔn)電壓源的設(shè)計(jì)性能要求進(jìn)一步提高，輸出低電壓，且具有高電源抑制的電壓基準(zhǔn)源已經(jīng)成為模擬設(shè)計(jì)的目標(biāo)。基準(zhǔn)電壓源在DAC電路中占有舉足輕重的地位，其設(shè)計(jì)的好壞直接影響DAC的精度，本文采用SMIC 0.18μm 1P6M工藝設(shè)計(jì)了一種低溫度系數(shù)高電源抑制比的CMOS帶隙基準(zhǔn)電壓源，該電路PSRR在低頻時(shí)為89dB，在10 kHz 時(shí)仍能達(dá)到62.4dB，溫度系數(shù)為4.1ppm/℃，能夠很好的應(yīng)用于各種DAC系統(tǒng)中。

1 帶隙基準(zhǔn)電壓源的基本原理

帶隙基準(zhǔn)電壓源的核心電路如圖1所示，兩個(gè)PNP管分別并聯(lián)兩個(gè)串聯(lián)的電阻，適當(dāng)調(diào)節(jié)它們的阻值比率進(jìn)行分壓，運(yùn)算放大器使P和N點(diǎn)電壓相同，取R1a=R2a，R1b=R2b，這樣節(jié)點(diǎn)1和2的電壓也相同。晶體管Mb1、Mb2、Mb3使用相同的尺寸，使得三個(gè)支路的電流大小相同。每個(gè)支路的電流是

其中R1=R1a+R1b=R2a+R2b，VT是熱電壓，Q2發(fā)射結(jié)面積是Q1發(fā)射結(jié)面積的N倍，那么參考點(diǎn)輸出電壓是

VEB1具有負(fù)的溫度系數(shù)，VT具有正的溫度系數(shù)，通過調(diào)節(jié)R1與R3的比值，得到一個(gè)與溫度無關(guān)的，具有高電源抑制比的基準(zhǔn)電壓。VBE的溫度系數(shù)約為-1.8mV/K，VT的溫度系數(shù)約為0.086mV/K，通過選擇適當(dāng)?shù)腞1、R3和N的取值，可以使得正負(fù)溫度系數(shù)相抵消，基準(zhǔn)電壓源的輸出與溫度變化幾乎無關(guān)。在本設(shè)計(jì)中，三極管Q2發(fā)射結(jié)面積設(shè)計(jì)為Q1的8倍（N=8），R3≈0.1R1。

圖1 帶隙基準(zhǔn)電壓源核心電路

2 帶隙基準(zhǔn)電壓源的電路實(shí)現(xiàn)

本文設(shè)計(jì)的帶隙基準(zhǔn)電壓源的完整電路如圖 2所示。圖中I部分為運(yùn)算放大器電路，II部分為啟動(dòng)電路，III部分為帶隙基準(zhǔn)電壓源的核心電路。

M1～M11構(gòu)成一個(gè)簡單的兩級(jí)運(yùn)算放大器電路，M1～M4構(gòu)成有源負(fù)載的差分放大器，M5為差分放大器提供工作電流。M6、M7構(gòu)成共源放大器，作為運(yùn)放的輸出級(jí)。CC為米勒補(bǔ)償電容，對電路進(jìn)行頻率補(bǔ)償。電阻RC消除電路的零點(diǎn)。該運(yùn)算放大器使用PMOS管作為差分輸入對，相比NMOS管具有較小的輸入噪聲，并采用電阻分壓的方法來減少差分對管的共模輸入電壓。

M8，M9，M10，M11構(gòu)成的電流鏡為運(yùn)算放大器的輸入級(jí)提供偏置電流，電路采用自偏置的方式即電流源M11的偏置電壓由運(yùn)放的輸出端提供，這樣電路就形成了一個(gè)自反饋回路，M6的漏極輸出通過電流鏡M11偏置電流源M5和M7。只要基準(zhǔn)源的輸出電壓Vref保持不變，這種結(jié)構(gòu)就能使運(yùn)算放大器工作在穩(wěn)定的狀態(tài)。

電路中“簡并”偏置點(diǎn)的問題由MS1～MS4組成的啟動(dòng)電路來解決。啟動(dòng)電路同時(shí)為Q1和運(yùn)算放大器提供啟動(dòng)電流。MS1和MS2構(gòu)成一個(gè)反相器，當(dāng)電路工作在零狀態(tài)時(shí)，Mb1～Mb3和MS1的柵極電壓接近電源電壓VDD，經(jīng)過反相，MS1和MS2的漏極電壓會(huì)變得很低，促使MS3和MS4導(dǎo)通，進(jìn)而MS3向運(yùn)算放大器注入電流，MS4向帶隙核心注入電流，使電路正常工作。電路正常工作后，Mb1～ Mb3的柵極電壓降低，Mb1的漏極電壓拉高。當(dāng)MS1的柵極電壓降低時(shí)，MS1和MS2的漏極電壓被拉高，從而關(guān)斷MS3和MS4。MS1和 Mb1～ Mb3的尺寸相同，增加電路的匹配性能。MS2的寬長比應(yīng)遠(yuǎn)遠(yuǎn)小于1，保證電路正常工作時(shí)，MS3和MS4管徹底關(guān)斷，為了防止工藝偏差等因素，選取MS2的寬長比是仿真結(jié)果的2倍。另外，在保證運(yùn)算放大器穩(wěn)定性的前提下，可以通過提高放大器的開環(huán)增益提高電源抑制，從而改善基準(zhǔn)電壓源電源抑制性能[4]。

圖2 帶隙基準(zhǔn)電壓源完整電路

3 電路版圖設(shè)計(jì)

在本電路版圖設(shè)計(jì)中，充分考慮了器件的匹配性和布局布線的問題。在版圖中為了保證Q2、Q1的比值 N=8，采用3×3陣列，將Q2分成8個(gè)與Q1相同尺寸的管子并聯(lián)，Q2圍繞在Q1的周圍，增加匹配性，減少引起的失調(diào)。在集成電路制造中，電阻值的絕對誤差比較大，但各個(gè)電阻的阻值之間的相對誤差要小很多，所以R3≈0.1R1的精度容易保證。在版圖設(shè)計(jì)中，考慮到電阻R1和R3的相對誤差對溫度補(bǔ)償特性具有很大影響，為了進(jìn)一步減小相對誤差，對R3和R1電阻進(jìn)行對稱排列，并在電阻的四周加上dummy電阻，減小邊界環(huán)境的影響，提高電阻的匹配性。 在本電路中，運(yùn)放的失調(diào)電壓是影響帶隙性能的主要因素之一，所以M1和M2的版圖采用交叉耦合的結(jié)構(gòu)，增加匹配性，減小運(yùn)放的失調(diào)電壓。圖3所示為D/A轉(zhuǎn)換器帶隙基準(zhǔn)電壓源的版圖。

圖3 帶隙基準(zhǔn)電壓源電路版圖

4 仿真與結(jié)論

本文的帶隙基準(zhǔn)電壓源電路采用S M I C 0.18μm CMOS工藝設(shè)計(jì)?；贑adence Spectre工具的后仿真，結(jié)果表明，該電路可以在1.5～2.4V電壓、在不同的工藝角下均能正常工作。在1.8V電源電壓下，27℃時(shí)基準(zhǔn)輸出為406.6mV，功耗為0.23mW。電路在溫度-40～125℃范圍內(nèi)，基準(zhǔn)電壓輸出與溫度的關(guān)系如圖4所示，基準(zhǔn)輸出電壓變化0.278mV，溫度系數(shù)為4.1ppm/℃。從頻率響應(yīng)曲線圖5可以看出，電路具有較高的電源抑制比，在低頻時(shí)89dB。在10kHz時(shí)PSRR仍能達(dá)到62.4dB，啟動(dòng)電路的仿真結(jié)果如圖6，電路能快速響應(yīng)。本文設(shè)計(jì)的電路結(jié)構(gòu)簡單，可以為高速DAC提供穩(wěn)定的電壓，也可以廣泛應(yīng)用于其他系統(tǒng)中，具有較高的實(shí)用價(jià)值。

圖4 基準(zhǔn)電壓源的溫度特性

圖5 電源抑制比

圖6 啟動(dòng)電路

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