激光告警系統的異步FIFO設計*

付 林

(中山職業技術學院 電子信息工程系，廣東 中山 528404)

快速在片激光告警接收系統中，A/D信號采樣頻率與FPGA中數據處理系統的工作頻率往往不一致，因此在這種情況下，為避免數據丟失，需要設計一種數據緩存。本文采用VerilogHDL語言設計了一種異步FIFO(時鐘周期和相位相互獨立)，它不僅提供數據緩沖，而且能夠實現不同時鐘域間的轉換等功能。

1 激光告警接收系統的數據采樣和處理

對于高速在片激光告警接收系統，具有較高的采樣速率、低功耗、體積小以及相應的高抗干擾性能是提高其成功獲取敵方激光武器有效數據的關鍵，而采用線性CMOS芯片和提高系統的集成度是實現小體積、低功耗的最經濟、最有效的途經。本系統采用Xilinx公司Spartan-Ⅲ系列芯片XC3S1500，設計完成異步FIFO緩存，包括采集控制電路、FFT數據處理、時鐘控制信號、接口電路等。激光告警接收系統的數據采樣和處理框圖如圖1所示。

圖1 激光告警接收系統的數據采樣和處理框圖

2 異步FIFO設計

異步FIFO由讀、寫地址邏輯，存儲單元和空滿標志邏輯四部分組成，如圖2所示。由圖2可以看出，整個系統分為兩個獨立的時鐘域 (讀時鐘域和寫時鐘域)，FIFO的存儲介質為一塊雙口RAM，可以同時進行讀寫操作。在寫時鐘域部分，由寫地址邏輯生成寫控制信號和寫地址；在讀時鐘域部分，由讀地址邏輯生成讀控制信號和讀地址?？諠M標志信號，由寫指針和讀指針通過異步比較器相互比較生成。對于異步FIFO設計主要有以下兩個難點：一是如何同步異步信號，避免觸發器亞穩態的產生；二是如何根據FIFO的指針信號正確地判斷FIFO的空滿狀態[1]。

圖2 異步FIFO結構圖

2.1 亞穩態問題的解決

在數字電路中，觸發器需要滿足setup/hold時間要求。當一個信號被寄存器鎖存時，如果信號和時鐘之間不能滿足這個要求，data2端的值就是不確定的，這個過程稱為亞穩態。如圖3所示為常用異步時鐘和亞穩態[2]。

圖3 常用異步時鐘和亞穩態

在異步FIFO中，由于時鐘之間周期和相位完全獨立，因此數據的丟失概率不為零。盡管亞穩態無法徹底消除，但是可以通過下面方法將其降低到一個可以接受的范圍之內。

(1)對讀地址/寫地址采用Gray碼設計。這是因為采用二進制計數時所有位都可能變化，不利于跨時鐘域的同步。例如，3位二進制數從 3變到4(即 011～100)時，所有位都發生了變化，而Gray碼的特點是每次只有一個數據位變化。由于同步多個異步輸入信號出現亞穩態的概率遠遠大于同步一個異步信號的概率，因此，寫地址指針和讀地址指針均采用Gray碼計數器，可以保證一個時鐘域的指針盡可能安全地被轉換到另一個時鐘域，有效避免了亞穩態。

(2)采用觸發器來同步異步輸入信號，如圖4中的兩級觸發器，可以將出現亞穩態幾率降低到一個很小的程度。

不過，使用這種方法會增加一級延時。為了充分利用FPGA器件資源，提高系統運行速度，同時有效地避免亞穩定狀態，結合系統實際應用，本設計采用Gray碼設計讀寫地址。

圖4 改進后的異步電路避免亞穩態情況

2.2 空滿狀態的判斷

在異步 FIFO設計中，正確地產生“空”/“滿”標志是最困難的部分，主要有兩個問題：(1)異步時鐘域問題，由上分析可知，可采用Gray碼計數器解決；(2)因為 FIFO“空”/“滿”都表明讀/寫指針相等，因此必須準確區分是讀“空”還是寫“滿”。“空”、“滿”狀態的產生需要兩個條件：①對方向的判定：即判定具體是寫地址指針將要接近讀地址指針，還是讀地址指針將要接近寫地址指針；②讀寫地址是否相等[4]。

解決辦法：將FIFO地址空間按最高兩位劃分成4個象限，每當讀/寫地址相等時，通過對最高兩位譯碼以產生正確的“空”/“滿”標志。

若寫指針比讀指針滯后一個象限，則FIFO為“接近滿”狀態，此時置標志“direction”為 1，并且鎖存其值，相應等式為：

wire disrest_n=～((wptr[n]^rptr[n-1]))&～((wptr[n-1])^rptr[n]))

若寫指針比讀指針超前一個象限，則FIFO為“接近空”狀態，此時置標志“direction”為 0，并且鎖定其值，相應等式為：

3 模塊設計的Verilog實現[3-4]

3.1 存儲模塊RAM

為增加設計的可移植性，本設計的存儲單元沒有采用ISE8.1軟件中的IP核，而是通過Verilog HDL語句設計一個二維數組，通過修改參數可得到相應數據寬度的輸入/輸出存儲空間。主要語句如下：

3.2 讀/寫、空/滿標志邏輯模塊

讀寫地址設計中引用了Gray碼，因Gray碼是一種在相鄰計數之間只有一位發生變化的編碼方式，用Gray碼做地址計數可以消除在電路中的模糊現象，避免亞穩態。Gray碼可以借助二進制計數器實現。

3.3 異步比較器

異步比較器用于判斷比較讀指針、寫指針的大小，輸出控制信號，判斷存儲器中數據是“接近滿”還是“接近空”。其主要程序語句如下：

3.4 異步FIFO模塊及RTL級硬件電路[5]

利用Verilog硬件設計描述語言，在Xilinx公司ISE 8.1軟件開發環境中編譯后得出如圖5所示的異步FIFO模塊。

圖5 編譯后生成的異步FIFO模塊

采用綜合工具Synplify Pro軟件對該設計進行綜合，得出RTL級硬件電路結果圖如圖6所示。

3.5 芯片資源利用

表1列出了設計高速在片激光告警接收系統的異步FIFO占用FPGA(XC3S1500)芯片內部資源的情況。由表1可知，FIFO模塊完成后，還有大量的資源可以利用，因此剩余資源可用于實現FFT數據處理、采集控制、顯示等功能，從而在一塊芯片上完成多種功能，可有效減少激光告警接收機的體積，朝小型化發展。

表1 FPGA芯片XC3S1500耗用資源

圖6 RTL級硬件電路

4 系統波形仿真

讀寫時鐘異步使得FIFO存儲器的輸入和輸出數據速率不相等，在讀操作時鐘頻率高于寫操作時鐘頻率時，可能出現“讀空”狀態；當寫操作時鐘頻率高于讀操作時鐘頻率時，可能出現“寫滿”狀態。在高速在片激光告警接收系統中，數據讀取時鐘比寫時鐘要高，本文選取第一種情況進行仿真。無論是“讀空”還是“寫空”，對于異步FIFO來說，讀取的數據一定等于寫入的數據。利用Modelsim SE 6.0仿真軟件進行仿真，其波形如圖7所示。結果表明，該設計是正確的。

圖7 異步FIFO仿真波形圖

本文提出的FIFO設計方法解決了不同時鐘域間的數據緩沖和時鐘轉換功能問題，避免了數據的丟失；通過運用Gray碼計數器一次只變換一位的特點，有效地同步了異步信號，避免了亞穩態的產生；與二進制計數器相比，還能減少線路切換，進而減少功率的消耗[3]；采用 Verilog HDL語言描述設計，可移植性好、生成的硬件電路面積小、速度快、系統可靠性高。目前，該FIFO設計已經在所研制的激光告警接收系統中得到應用。

[1]黃平，何虎剛，徐定杰.導航接收機的非對稱異步 FIFO設計[J].彈箭與制導學報，2008(2)：265-268.

[2]楊軍，孔兵，宋克儉，等.基于 FPGA的高速異步 FIFO存儲器設計[J].云南大學學報(自然科學版)，2007，29(6)：560-565.

[3]劉波.精通Verilog HDL語言[M].北京：電子工業出版社，2007.

[4](美)CZLETTZ MD，著.Verilog HDL 高級數字設計[M].張雅綺，李鏘，等譯.北京：電子工業出版社，2006.

[5]簡宏倫.精通 Verilog HDL：IC設計核心技術實例詳解[M].北京：電子工業出版社，2005.