FPGA在直接數字波形合成寬帶信號源中的應用

陳 波，王 鐵

（海軍裝備研究院，北京100161）

0 引 言

線性調頻（LFM）信號是寬帶雷達常用的信號形式。目前，大帶寬LFM信號的產生一般都采用數字方法產生基帶信號（或中頻信號），再經過適當的倍頻、變頻環節來得到最終信號的方案。波形存儲直讀法（DDWS）是產生數字基帶信號的一種重要方法，其工作原理是將預先存儲的經理想采樣的數字波形直接進行數模變換（DAC）產生所需要的模擬信號。該方法可充分利用軟件支持來加載波形數據，幾乎可以產生任意波形（包括許多復雜波形及大數據量組合波形），還可通過對預先存儲的波形數據進行預失真處理的方法來補償信號產生本身的誤差，甚至能補償整個系統的誤差，提高系統的性能。

應用波形直讀存儲法，基本前提是保證數據傳輸（包括計算機加載數據到存儲器及存儲器輸出數據到DAC）準確穩定，這就要求系統有一個高速、可靠、穩定的控制單元。本文以單片高速FPGA 取代以往設計中使用的數字信號處理器（DSP）＋FPGA作為寬帶信號源控制核心，分析了FPGA在時鐘管理、數據傳輸和電平轉換中的作用，充分利用其高速、高集成度和可編程性，簡化系統結構，保證信號產生的高速、靈活可控。

1 系統結構

為了充分利用數字基帶產生的信號帶寬，信號源采用正交調制的方法產生中頻信號，系統結構如圖1 所示。

數字基帶產生電路主要由高速D／A轉換、大容量高速存儲器（SRAM）、高速邏輯控制器、非易失性存儲器（FLASH）和必要的調試接口構成。具體工作過程是：由外同步脈沖觸發，根據要求的脈沖寬度輸出SRAM中存儲的I Q 兩路數據，經高速DA轉換產生I 、Q兩路基帶信號。

該系統有兩種工作方式：脫離計算機工作（以下簡稱為脫機）和連接計算機工作（以下簡稱為聯機）。聯機時，波形數據從計算機并口加載到SRAM，經回讀、校驗無誤后，在FPGA 的控制下，從SRAM中高速輸出到DAC 產生基帶信號，方便信號源自身的調試和標校。脫機時，波形數據從FLASH中加載到SRAM。FLASH中可存放一組波形數據，也可存儲多組數據以方便應用。

圖1 中頻信號產生原理圖

2 FPGA作用分析及實現

本文采用的FPGA 為Xilinx 公司的Virtex－II系列的XC2V500 ，該系列FPGA內核采用低電壓工作，工作時鐘可達800MHz ，能很好地完成系統的高速控制；芯片內嵌數字時鐘管理模塊（DCM）可以對輸入時鐘進行倍頻、分頻及移相等處理，能方便地提供與外圍低速接口的時鐘（高速和低速時鐘）；外圍接口支持多達幾十種的電平規范，其中包括LVTTL 和LVDS；具有數字阻抗控制（DCI ）功能，能精確實現輸入、輸出數據線的阻抗匹配。本文中FPGA的主要功能如下。

2.1 數字時鐘管理

FPGA內嵌功能強大的時鐘管理工具——數字時鐘管理模塊（DCM），具體功能如下：

（1）去除時鐘抖動skew歪斜。DCM通過內部DDL 來減少時鐘分布引起的延時，以減少輸入、輸出端口間的抖動。本文通過外反饋的形式，將輸出到DAC 處的時鐘反饋給DCM，DDL 根據反饋自動調整延時，使得板上高速時鐘可控。

（2）時鐘頻率變換。DCM可根據系統要求對輸入時鐘進行倍頻、分頻等變換。本文中信號源使用到的時鐘有：信號源輸入時鐘（100MHz ），加載和回讀數據使用的低速時鐘（5MHz ），基帶信號產生時SRAM 工作的高速時鐘（150MHz ），DAC 工作的高速時鐘（300MHz ）。所有這些時鐘都是通過DCM變頻得到的。

（3）時鐘相位移動。DCM 輸出端口CLK90、CLK180 、CLK270 分別對輸入時鐘進行了1／4 、1／2 、3／4 個周期的固定延遲，此外，DCM 還可對其9個時鐘輸出進行動態調整——超前或滯后時鐘周期1／256 的倍數，本文在調整SRAM高速數據流與DAC 時鐘的匹配時就是通過調整DAC 時鐘相位實現的。

2.2 計算機并口向存儲器（SRAM和FLASH）中加載和回讀數據

信號源聯機工作時，波形數據由FPGA 控制從計算機并口加載到存儲器，如圖2 所示。

圖2 聯機時數據傳輸

FPGA與計算機接口的通信采用并行接口協議（EPP），實現從計算機加載數據到存儲器（SRAM和FLASH）和從存儲器中將數據回讀回計算機進行校驗的功能。

每個計算機并口都可以使用2 種通信模式：應用于計算機到外設數據傳送的八位兼容模式和應用于外設到計算機數據傳送的四位組模式。兼容模式是主機向外設發送數據時采用的默認模式，而四位組模式容許任何并口從外設接收數據字節。

本文并口上有4 個信號被用作控制數據流的握手聯絡信號。握手聯絡可以實現多種功能。當外設做好接收數據的準備時，由BUSY 輸出通知計算機，計算機的nStrobe 信號則負責通知外設，數據線上有一個待讀數據字節；當計算機做好接收數據的準備時，由Autolf 輸出通知外設，而外設則通過ACK信號通知計算機，數據線上有一個待讀數據字節。計算機并口加載數據的時序如圖3 所示，回讀數據的時序如圖4 所示。

圖3 計算機并口加載數據時序

在數據加載和回讀的過程中，FPGA作用如下：

1 生成存儲器工作時鐘。FPGA根據計算機并口發出的INIT 電平選擇存儲器工作時鐘：INIT為低電平時，選擇低速時鐘（5MHz ）；反之，選擇高速時鐘（150MHz ）。在加載／回讀數據的過程中，計算機并口置INIT 信號為低電平，FPGA 控制內部DCM產生低速時鐘。

圖4 并口回讀數據時序

（2）生成存儲器地址。在FPGA 收到加載／回讀數據指令后，啟用計數器計數產生存儲器地址。

（3）生成存儲器控制信號。儲器控制信號通過FPGA內部門電路產生，為避免時鐘信號線上的毛刺而寫入錯誤數據，片選寫信號只在寫入的單個時鐘周期有效。

（4）數據管理。并口輸出數據為8bit ，而存儲器設置為16bit ，因此，在數據加載到存儲器的過程中FPGA 要通過內部鎖存器將8bit 數據合成為16bit ，而在回讀過程中則將16bit 數據分成8bit輸出給計算機并口。此外，為提高數據傳輸的可靠性，FPGA通過DCI 實現對數據線的阻抗匹配。

2.3 FLASH向SRAM中加載數據

信號源脫機工作時，數據由FPGA 控制由FLASH加載到SRAM，如圖5 所示。

圖5 脫機時數據傳輸

信號源加電時，FPGA配置文件（.mcs 文件）自動由EEPROM（XC18V04 ）加載，配置FPGA 內部結構。配置完畢時，波形數據由FLASH 加載到SRAM中。FPGA根據FLASH內部狀態機WSM（Write State Machine ）產生 FLASH 和SRAM 工作的地址、控制信號，控制數據流從FLASH加載到SRAM中。FLASH加載數據到SRAM的時序如圖6 所示。數據加載到SRAM中后，可由2.2 介紹的方法將數據回讀回計算機進行校驗。

2.4 SRAM向DAC 高速輸出數據

數據向存儲器加載完畢后，FPGA 選擇高速時鐘作為SRAM的工作時鐘。在觸發脈沖到來時，FPGA根據所定脈沖寬度控制內部計數器計數，產生SRAM的高速地址，控制數據從SRAM中輸出，經DAC 轉換后形成基帶信號，如圖7 所示。

圖6 FLASH加載數據到SRAM時序

圖7 基帶信號產生

這個過程中存在2 個難點：

（1）存儲器工作速率低。系統DAC 時鐘工作在300MHz ，要求輸入數據更新速率也為300MHz ，而現有的晶體管－晶體管邏輯（TTL）電平大容量存儲器件數據存取速度遠達不到此要求。

（2）電平轉換和數據流同步。SRAM信號電平為低電壓TTL，要轉化為DAC 工作的低電壓差分信號（LVDS）電平，以及300MHz 高速數據流與DAC 工作時鐘要保持同步是系統的又一難點。

為解決上述問題，系統數據存儲部分采用并行結構，在FPGA 內數據輸出模塊中配置選擇開關，將2 路并行數據整合成單路2 倍速率的數據流輸出。該方案降低了數據存儲器的存取速率，使大數據量高速存取成為可能，且易于系統升級。FPGA配置有不同的I／O標準，如LVDS、低電壓偽發射極耦合邏輯等，這就實現了不同電平的轉換。DCM可以方便地調整SRAM和DAC 時鐘的相位，保證DAC 輸入的數據和工作時鐘同步，使得最終輸出波形穩定準確。

3 結束語

FPGA作為寬帶信號源的控制核心，充分發揮了高速可編程器件的優勢，使信號源外圍接口簡單通用，具有模塊化的特點，不同波段、不同帶寬的系統均能直接使用，而且易于擴展。信號源實物如圖8 所示。

圖8 FPGA為控制核心的寬帶信號源模塊

經測試，該信號源主要指標如下：

（1）可產生帶寬200MHz 以內、時寬800 μs 以內的任意LFM信號；

（2）線性調頻相位失真＜±1°；

（3）脈沖壓縮性能：采用Hamming 加權后，脈沖壓縮峰值旁瓣比大于35dB，主瓣展寬與理論值相當。

本文利用FPGA 實現簡單、控制靈活、接口通用等特點，將其作為控制核心設計完成直接數字波形合成寬帶信號源。經測試，該信號源成功實現了高指標寬帶線性調頻信號的產生，大幅簡化了結構組成，提高了戰術性能及通用性。

［1］李伯成.微機應用系統設計［M］.西安：西安電子科技大學出版社，1996.

［2］費元春.寬帶雷達信號產生技術［M］.北京：國防工業出版社，2002.