0.25μm CMOS工藝10位150MHz流水線型ADC設計＊

陽 輝，何怡剛，黃姣英

（1.湖南大學 電氣與信息工程學院，湖南 長沙 410082；2.北京航空航天大學 自動化科學與電氣工程學院，北京 100191；3.北京圣濤平試驗工程技術研究院，北京 100089）

流水線模數轉換器（ADC）是一種常用模數轉換結構，其轉換速率較高，消耗的芯片面積和功耗卻較低，常用于無線通信、CCD圖像數據處理、超聲監測等高速應用領域[1－8].然而，在很多應用中需要ADC在輸入頻率遠高于奈奎斯特頻率時仍然具有很高的動態性能.例如，在HDTV運用中，就需要一個低功耗、10位精度的A／D轉換器進行采樣.采用傳統結構的ADC，當輸入信號頻率高于奈奎斯特頻率時，其動態性能會急劇下降，這是因為在采樣保持電路中會引入與信號有關的失真，使ADC的無雜散動態范圍（SFDR）和信噪比（SNR）下降.隨著工藝的發展，電源電壓不斷降低，電路的信號幅度也會相應減小，從而使電路的信噪比更加惡化.本文實現了一個3.3V電源電壓、10位150M 采樣率的流水線型ADC.該ADC的設計采用了數字校正技術以及電容優化設計技術，并采用了一種新穎的自舉開關技術來減小失真，利用低功耗運算跨導放大器（OTA）和動態比較器以實現高線性度、低功耗與高性能要求以在保證滿足熱噪聲與匹配要求的條件下盡量降低電路的功耗.

1 結構設計

圖1為10位的ADC結構示意圖，它由模擬前端和數字后端兩部分組成.A／D轉換由流水線工作方式的第1級至第15級模塊組成，共輸出16bits，經數字后端模塊電路進行數字校正和時域對齊得到正確的10bits ADC數字輸出.

時鐘信號CLK連接到采樣保持模塊和偶數流水級（如第2，4，6，…，14級），反向時鐘信號連接到奇數流水級（如第1，3，5，…，15級）.采樣保持模塊的作用是對視頻輸入信號進行采樣、反相差分放大，并進行電平搬移.第1級至第10級模塊電路結構相同，核心是由同一運放（高開環增益）和開關電容組成乘2和減法電路，采用動態比較電路有利于降低功耗和提高速度.第11級至第14級模塊的電路結構和參數完全相同，與第1級至第10級模塊的功能基本一樣，區別在于實現前級模擬余數輸入信號的精確乘2處理.動態比較器與AD14至AD5模塊相同.第15級是一個簡單的兩位量化器.

圖1 ADC結構框圖Fig.1 ADC block diagram

2 電路設計

2.1 采樣保持電路

圖2是采樣保持電路結構示意圖，在P1時鐘變成高電平的半個周期內，開關S1，S2，S4閉合，C采樣輸入信號，在P1d時鐘下降沿S4打開，在P1時鐘下降沿開關S1和S2也打開，經過一段延時后P2時鐘變成高電平，此時S3，S6，S7閉合，其他開關都打開，C1上的電荷轉移到反饋電容C2上，并在整個P2時鐘為高的半個周期內保持，這樣就完成了采樣保持的功能.

圖2 采樣保持電路結構Fig.2 Sample and hold circuit

為了使輸入頻率較高的時候，電路與輸入信號相關的失真最小，需要使采樣保持電路的輸入開關S1和S2具有很低的導通電阻，而且在整個輸入范圍內要保持阻值的恒定.只有這樣才能保證采樣的延時和失真最小且與信號無關，從而保證ADC在較高的輸入頻率時仍具有很好的動態性能.因此開關S1和S2采用了如圖3所示的自舉結構[2].電路的工作原理如下：當CLK為低電平時，CLKN為高電平，Mp3截止，Mn5和 Mn6導通，電容C1的下極板為低電平，然后Mn4導通，節點NS變為低電平，從而使Mp2導通并將電容的上級板充電到Vdd，此時由于Mn3截止，開關處于關斷狀態.當CLK變成高電平時，Mn5和Mn6截止，Mp3導通，將Ns的電壓上拉到Vdd，從而使Mp2截止，Mn2和Mn3導通.此時當輸入信號電壓IN變化時，電容的下級板電壓也將跟著變化，但是電容上的電荷和電壓降要保持不變，所以節點NS的電壓也會跟著變化，這樣就使得在開關導通期間Mn3的柵源電壓Vgs一直等于Vdd，既保證了開關的導通電阻很小，又保證了阻值的恒定，而且在整個過程中所有MOS管的柵源或柵漏電壓都不超過Vdd，從而電路的工作壽命也不會受到影響.

2.2 動態比較器設計

在DAC設計中，需要多個比較器，因此所消耗的功耗和芯片面積也是值得注意的.采用動態比較電路有利于降低功耗和提高速度.一般的，采用數字誤差校正技術的ADC容許比較器的失調在±1／4Vref之內.設計中Vref＝1V，故小于250mV的比較器失調可被完全消除，故我們選用動態比較器作為D／A量化器.

圖3 自舉開關示意圖Fig.3 Bootstrap switch

圖4是該設計采用的動態比較器.最下面的4個NMOS器件工作在線性區，差分輸入信號和參考電壓被加在這4個管子的柵極.用R1和R2分別代表對應MOS晶體管對M9與M10以及M11與M12的導通電阻.其值分別為：

圖4 動態比較器Fig.4 Dynamic comparator

根據式（1），式（2）可得到：

其中比較器的閾值電壓為：

從圖4可看出，當Latch信號為低電平時，Vout＋和Vout－都被拉到高電平，比較器的輸出處在鎖定態；當Latch信號變高，比較器形成兩個首尾相連的反向器.受正反饋的作用，當△G＜0時，比較器的輸入電壓小于閾值電壓，Vout＋被驅動到低電平；當△G＞0時，Vout－被驅動到低電平.

2.3 電容優化技術

本設計中采樣電容的大小在頭幾級中主要取決于噪聲要求，而在后幾級中取決于建立時間.對10位精度的ADC而言，第一級的電容值由KT／C噪聲所限制.該噪聲反比于采樣電容大小.為了使電路動態功耗最小，采樣電容需要在滿足噪聲要求的基礎上取最小值.同時需要將噪聲的幅值控制在1／2最低有效位（1ess significant bit，LSB）內.

當電容大小滿足由KT／C噪聲所決定的最小值時，單級中電容的噪聲能量可以表示為：

式中：k為波爾茲曼常數；T為絕對溫度值；Vs為動態范圍內信號電壓的最大幅值，本文中為1V；B為ADC有效位數；f為反饋系數.f的表達式為：

式中：CF與Cs分別為反饋電容與采樣電容，在單級增益為2時，兩者相等；Copamp為OTA的輸入電容，通常明顯小于CF與Cs；Cload是單級的有效負載電容，可表達為

式中：CL為來自下級的負載電容.由表達式（4），可以在滿足所有設計指標的前提下算出最小的C值，本設計中為450fF.由一定的轉換速率可以得到所要求的時間常數，同時可以表示為以下等式：

式中：f為反饋系數；gm為放大器跨導.因此，可以由此確定在使用最小電容值的情況下要滿足一定時間常數或者采樣率，放大器所需要的最基本的增益值.

3 測試結果

本設計成功嵌入在一款視頻重影消除芯片中，整個芯片采用臺積電（TSMC）0.25μm CMOS工藝流片驗證，圖5為ADC模塊的芯片照片，其有效面積為2.8mm2.在150MHz采樣率3.3V電源電壓下的功耗為97mW.

圖6是ADC靜態性能測試結果，在150MHz采樣時鐘下，其最大積分非線性誤差（INL）為1.15 LSB，最大微分非線性誤差（DNL）為0.75LSB.

圖5 ADC芯片照片Fig.5 Photo of ADC chip

圖6 ADC靜態性能測試結果Fig.6 ADC static performance test results

圖7是ADC動態性能測試結果，在150MHz采樣時鐘下，當輸入信號頻率為80.115MHz時信號與噪聲及諧波失真比（SNDR）為45.4dB，最大的諧波是HD3，為－54dB.

圖7 ADC輸出頻譜特性Fig.7 Spectrum characteristics of ADC

表1是對ADC測試性能的總結，可以看出無論在動態性能還是靜態性能方面，ADC的測試結果都還不錯.

4 結 論

本設計實現了一種3.3V電源電壓10位精度150M采樣率的流水線ADC.由于在SHA電路中采用了一種新穎的自舉開關，使得ADC適用于視頻運用，當輸入信號頻率高于采樣率時仍具有較好的動態性能.芯片采用臺積電（TSMC）0.25μm CMOS工藝，有效面積為2.8mm2.測試結果表明，積分非線性誤差和微分非線性誤差分別為1.15 LSB和0.75LSB；在150MHz／s采樣率下，對80 MHz信號轉換的無雜散動態范圍為52.4dB；功耗為97mW.

表1 ADC性能參數總結Tab.1 Summary of ADC performance

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