基于FPGA的語音存儲與回放系統

2011-04-27 10:29:52河南大學閆占強

電子世界 2011年9期

關鍵詞：設計

河南大學梁勇閆占強

前言

數字化語音存儲與回放系統的作用是對聲音信號進行存儲和回放，并實現數字化控制。能夠做到的控制方法有很多，譬如單片機控制、DSP控制、FPGA控制等。本文研究的是基于FPGA控制下的語音存儲與回放系統，在該系統中，沒有使用專用的語音處理芯片，而是利用FPGA作為核心控制器，完成語音信號的數字化處理，從而實現語音的存儲與回放。

1.系統總體結構

圖1 數字化語音存儲與回放系統示意圖

圖2 FPGA外部接線

該數字化語音存儲與回放系統的基本工作原理是：將麥克風采集到得語音信號經過模擬放大和濾波處理后，通過模數轉換器（A／D）轉換成數字信號，再通過控制器（FPGA）的控制存儲在存儲器中；回放時，由控制器（FPGA）將數據從存儲器中讀出，然后通過數模轉換器（D／A）轉換成模擬信號，經放大后由揚聲器輸出。當然，為了實現高質量的音質要求，在AD之前及DA之后，用帶通濾波器濾除不必要的噪聲，以達到較好的效果。人實際說話的頻率范圍300～3400Hz，所以濾波器設計在該頻道范圍。

本設計方案系統總體結構框圖如圖1所示。

2.主控電路

2.1 FPGA頂層電路

FPGA頂層接線如圖2所示。在該設計中clk24m接24MHz晶振；cp接ADC0809模數轉換電路；yy[7..0]接HM628128D；res接按鍵開關，res為0時地址復位；wo接高低電平開關，wo為0時錄音為1時放音；dout[7..0]接D/A轉換器的數據輸入端；wr、read、adr[16..0]接HM628128D；bz接發光指示燈，顯示錄音或放音工作狀態；其余端接ADC0809模數轉換電路。

2.2 各部分介紹

分頻器1，用來產生存儲器所需要的存儲時鐘；分頻器2，用來產生AD芯片所需要的采樣時鐘。

根據數模轉換電路ADC0809的功能實現以及各管腳的具體作用，我們可以對ADC0809進行控制，以實現其數模轉換的作用。

AD0809的采樣工作時序如圖3所示，我們可以根據該時序，畫出控制器的時序轉換圖，如圖4所示。

我們用狀態機的思想設計該控制器。以下是部分代碼。其實現的電路封裝后的形式如圖2的最下面的芯片。

圖3 AD0809采樣時序

圖4 ADC0809采樣狀態圖

存儲芯片HM628128D控制模塊為jicunnx。在實際的操作過程中，任何存儲芯片對于數據的存儲與讀取都需要一定的控制信號，這樣方能實現數據的存儲與讀取。為此，我們在FPGA芯片中對于該存儲芯片的控制進行了設計。同樣用狀態機的思想來實現，程序略。

三態門，由于存儲芯片HM628128D的數據端是雙向端口，輸入輸出共用，所以FPGA和它連接的時候需要設計三態門，使得在HM628128D進行讀操作時，三態門處于高阻狀態。其實現的電路封裝后的形式如圖2的tris1的芯片。

3.電路仿真

控制電路我們使用quartusⅡ自帶的仿真工具進行驗證。

3.1 分頻器的仿真

對于分頻器電路來說，我們可以通過quartusⅡ自帶的仿真軟件進行仿真，由于分頻器1和分頻器2完全相同，可以對任意一個進行仿真即可，對分頻器1的仿真結果如圖5所示。

該設計所使用的分頻器為48分頻，由圖5可以看出該設計達到了要求。

3.2 模數轉換電路ADC0809控制模塊的仿真

由該圖（圖中信號從上到下依次為：ale，clk，din[7..0]，dout[7..0]，eoc，oe，start）可以看出，在clk下降沿時刻，當eoc為高電平時，就將din[7..0]的數據傳送給dout[7..0]，ale與start則周期性的出現（由于輸入eoc的周期出現）。從而實現信號轉換的開始與鎖存。

3.3 三態門電路的仿真

該三態門所能實現的功能是：當寫入時，wr=0，read=1，tris1為打開狀態，DIN[7..0]通過輸出YY[7..0]寫入芯片HM628128D，當讀出時，wr=1，read=0，此時，trish高阻狀態，由芯片HM628128D讀出數據，DON[7..0]通過DOU[7..0]送到DAC0800中。該三態門實現8位數據的傳輸。其仿真結果如圖7所示。