一種異步FIFO數據余量檢測方法

宋建港，宋英雄，張俊杰

（上海大學 特種光纖與光接入網教育部重點實驗室，上海 200072）

0 引言

現代數字系統設計中往往含有多個時鐘，即多時鐘域，這必然會造成數據之間的傳遞在多時鐘控制下完成，使用異步FIFO能有效地在兩個不同時鐘系統之間快速方便地傳輸實時數據。在信息處理、數據通信、圖像處理等方面，異步FIFO應用廣泛。在10G-EPON系統中，存在大量高速數據與低速數據的傳輸，需要使用大量的異步FIFO，根據實際需要，若能掌握異步FIFO的數據余量（本文將FIFO中已經存儲的數據個數定義為數據余量），就能實時告訴外界FIFO已經寫入了多少數據，外界就能依此判斷剩下的空間能否寫下下一幀數據，可以更有效地提高FIFO的利用率。

1 亞穩態

要想設計異步FIFO數據余量的檢測方法，首先應該了解異步FIFO設計中涉及到的亞穩態問題。

在數字集成電路中，觸發器必須滿足建立時間（set?up time）和保持時間（hold time）的時序要求（其中建立時間是時鐘翻轉之前數據輸入必須有效的最小時間，有效時間是在時鐘沿之后數據輸入必須仍然有效的最小時間）。觸發器時序要求如圖1所示，如果信號和時鐘之間不滿足這個時序要求，會使寄存器工作在一個不確定的狀態，并且在未知的時刻會隨機地固定到高電平或低電平，此時稱寄存器進入亞穩態（metastability）。亞穩態會嚴重降低設計性能，破壞設計所能實現的功能。

異步FIFO中要對不同時鐘域信號進行同步，必然會引起亞穩態，而且亞穩態無法徹底消除，只能將其出現的概率降到最低[1]。為了解決亞穩態問題，本文異步FIFO設計中采用格雷碼和兩級觸發器[2]。

在異步FIFO中，讀寫地址指針有多位，若采用二進制計數進行同步，有可能有多位同時變化，這將很容易出現亞穩態，得出不相關的同步信號。而格雷碼的相鄰碼之間只有一位發生改變，對其同步時，最多只有一個觸發器進入亞穩態，穩定后輸出的要么是當前地址，要么是前一地址，可以有效地解決亞穩態問題。

此外，雖然理論上亞穩態無法完全消除，但是當時鐘周期滿足公式Tclk≥20×Teq+Tsetup時（Tclk為同步器的時鐘周期，Teq和Tsetup分別為觸發器的輸出延時和建立時間）[3]，第一級觸發器的輸出Q1經過20×Teq的延時后仍不穩定的概率p非常小，第二級觸發器的輸出Q2仍不穩定的概率p2可忽略不計。兩級觸發器如圖2所示，如果使用兩級觸發器，在同步異步信號的同時還可有效防止亞穩態的傳播，更進一步保證了系統的可靠性。

2 異步FIFO數據余量檢測方法

在同步FIFO中，初始化時讀寫指針都指向FIFO起始位置，每進行一次讀寫操作，相應地指針就增加一次，指向下一個位置。設FIFO深度為2N，當waddr=raddr時，FIFO為空，由于FIFO是一個環形結構，所以會出現寫地址大于、等于和小于讀地址3種情況。當寫地址大于或等于讀地址時，FIFO內數據余量為waddr-raddr；寫地址小于讀地址時，FIFO內數據余量為2N-（raddr-waddr）[4]。但是對于異步FIFO來說，因為異步FIFO的讀寫時鐘是完全異步的，其數據余量不能直接采用這種方法計算。

基于此，本文提出一種異步FIFO數據余量的檢測方法，首先把讀地址同步到寫時鐘域，然后采用同步FIFO數據余量檢測方法來進行檢測。考慮到異步FIFO同步過程中出現的亞穩態問題，本文設計方法中，是先把讀地址轉化為格雷碼形式并經過兩級觸發器同步到寫時鐘域中。另外，本文涉及方法中設定當waddr=raddr時，FIFO為空，當waddr_next=raddr時，FIFO為滿（數據余量最大值比FIFO深度小1），如圖3所示。所以寫時鐘域進行讀寫地址比較時，比較的是waddr_next與同步過來的讀地址wclk_raddr。

為了檢測異步FIFO的數據余量，構造一個計數器data_num，用來記錄異步FIFO的數據余量。數據余量的產生方法如下：讀地址raddr的格雷碼形式rgray_addr同步到寫時鐘域后，還原為二進制自然碼形式wclk_raddr，與寫地址的下一個狀態waddr_next進行比較，根據比較情況，使用相應的公式得出數據余量data_num的值。因為會出現wclk_raddr大于、等于或小于waddr_next的情況，分兩種情況計算，當wclk_raddr大于或等于waddr_next時，data_num≤2addr_length-（wclk_raddr-waddr），當wclk_rad?dr小于waddr_next時，data_num≤waddr-wclk_raddr。

檢測方法如圖4所示，real_data_num表示實際的數據余量，用來與測試出的數據余量data_num進行比較看其是否準確。在某時刻waddr=d5H，同步到寫時鐘域的raddr信號wclk_raddr=3cH，根據文中檢測方法得出的數據余量data_num=99H，而FIFO的實際數據余量是98H，比測試出的值小，但這并不是錯誤。因為檢測data_num的目的是告訴外界FIFO中已經寫入了多少數據，還有多少空間沒有寫，防止空間不夠時數據幀往FIFO里寫，當測得的數據余量偏大時，不影響達到此目的。本文設計方法得出的數據余量等于或者大于實際的數據余量，可以保證其有效性。

3 仿真驗證

設計讀、寫地址指針長度為8，深度為28=256的異步FIFO，讀、寫指針初始位置都是00H。采用Verilog HDL硬件描述語言進行電路設計，使用Modelsim SE 6.5進行功能仿真，綜合速度為204.918 MHz。根據本文設計方法，考慮幾個邊界問題，主要包括讀、寫指針由ffH跳變到00H時，寫滿后繼續寫時，以及讀空后繼續讀時，經過仿真驗證，本設計方法在涉及到的邊界條件下均能正常工作，且得出的數據余量均符合設計要求。下面是部分仿真結果。

圖5表示的當wclk比rclk快的情況下，寫指針由ffH→00H時，測得的數據余量data_num由d2H→d3H，實際數據余量由d1H→d2H，符合設計要求。

圖6表示的是當wclk比rclk慢的情況下，讀指針由ffH→00H時，測得的數據余量data_num是03H，實際數據余量由02H→01H，符合設計要求。

從仿真結果可以看出，根據本文設計方法得出的異步FIFO數據余量均等于或者大于實際的數據余量，可以達到設計目的，得到有效的數據余量。

4 結束語

本文提出了一種異步FIFO數據余量的檢測方法，并在Modelsim中進行了仿真驗證，根據實驗研究表明，這種方法能夠實時有效地檢測異步FIFO中數據余量，對提高FIFO的利用率具有顯著作用，具有一定的應用價值和應用前景。

[1]謝文華，高文華.FPGA異步FIFO設計中的問題與解決辦法[J].單片機與嵌入式系統應用，2009（8）：33-35.

[2]CUMMINGS C E.Synthesis and scrip ting techniques for designing multi-asynchronous clock designs[C]//Proc.SNUG2001.San Jose：[s.n.]，2001.

[3]李媛，盧宏生.異步FIFO設計的實現與時序分析[J].高性能計算技術，2007（7）：35-39.

[4]張瑩，陽璞瓊.FIFO可靠性設計與研究[J].微處理機，2008（6）：170-172.