IC封裝中高頻段芯片電磁兼容分析

華北電力大學(xué) 電氣與電子工程學(xué)院 陳銀紅 高雪蓮

IC封裝中高頻段芯片電磁兼容分析

華北電力大學(xué) 電氣與電子工程學(xué)院 陳銀紅 高雪蓮

隨著電子技術(shù)的迅猛發(fā)展，集成電路中芯片的無源元件，如電容、電感和電阻等占的比例越來越大，元件數(shù)目也越來越多，而芯片的尺寸日益減小，導(dǎo)致電子產(chǎn)品的電磁兼容問題日益突出。如何對(duì)芯片源器件合理布局，降低電磁干擾，成為當(dāng)前一大難題。與此同時(shí)，電子產(chǎn)品功能的日益復(fù)雜化及其性能的不斷提高，使得電子器件的密度和工作頻率都不斷攀升；同時(shí)， 傳輸時(shí)延、反射、串?dāng)_、電磁干擾及地電噪聲等問題也嚴(yán)重影響電路設(shè)計(jì)的可靠性，工程師面臨挑戰(zhàn)日益嚴(yán)峻。除了要對(duì)人為的和非人為的電磁兼容（EMC）和電磁干擾（EMI）有一個(gè)很好的了解之外，在芯片真正投入生產(chǎn)之前如何利用軟件對(duì)其做EMC預(yù)測(cè)仿真，以期高質(zhì)量、高效率地完成設(shè)計(jì)，對(duì)工程師來說變得尤為重要。

一、芯片設(shè)計(jì)中的EMC分析

在很多芯片的研發(fā)流程中，EMC問題都是在產(chǎn)品研制出來后經(jīng)測(cè)試才發(fā)現(xiàn)的，需要反復(fù)修改，嚴(yán)重影響了產(chǎn)品的研發(fā)進(jìn)度；有時(shí)還因?yàn)闀r(shí)間或空間緊張的原因，不能及時(shí)解決所有問題，造成事后多次返工，嚴(yán)重浪費(fèi)人力、物力。利用先進(jìn)的設(shè)計(jì)軟件，可在產(chǎn)品設(shè)計(jì)初期，同步進(jìn)行EMC仿真分析，對(duì)芯片管腳電容、電感進(jìn)行分析評(píng)估，得出互電容、互電感、自電容、自電感等的矩陣分布，為產(chǎn)品設(shè)計(jì)人員提供EMC分析數(shù)據(jù)，使設(shè)計(jì)中潛在的EMC問題得到處理。

本文，筆者首先采用基于有限元法（Finite Element Method，F(xiàn)EM）的三維電磁場(chǎng)軟件Q3D，對(duì)14×14 四列直插式扁平外殼型芯片管腳及內(nèi)部的鍵合線搭建三維物理模型，采用有限元法進(jìn)行高頻電磁場(chǎng)分析，得到精確的電容電感矩陣參數(shù)；其次采用參數(shù)提取方法提取部分等效管腳參數(shù)值；最后利用優(yōu)化仿真功能不斷改進(jìn)參數(shù)，以得到較理想的結(jié)果。

二、模型的建立與仿真

芯片級(jí)EMC仿真軟件Q3D的主要功能是建模，把設(shè)計(jì)模型的尺寸作為參數(shù)輸入，通過對(duì)芯片不同管腳施加高低電平，預(yù)測(cè)產(chǎn)生的電容、電感，進(jìn)而減小矩陣規(guī)模，對(duì)矩陣進(jìn)行優(yōu)化，得到較好的電容電感的矩陣參數(shù)、表面電流密度場(chǎng)、矩陣最上一行電容分布列表以及最佳的矩陣參數(shù)收斂點(diǎn)。其應(yīng)用流程是在產(chǎn)品研制的方案階段，對(duì)一些準(zhǔn)備沿用的芯片進(jìn)行評(píng)估，以確定是否需要改進(jìn)設(shè)計(jì)；在試樣階段，對(duì)所有的新設(shè)計(jì)或改進(jìn)設(shè)計(jì)的印制板進(jìn)行評(píng)估，同時(shí)與部件級(jí)和系統(tǒng)級(jí)EMC分析軟件結(jié)合，進(jìn)行產(chǎn)品電磁干擾和電磁敏感度分析；在定型階段，與其他相關(guān)軟件聯(lián)合對(duì)產(chǎn)品EMC進(jìn)行評(píng)估。

1. 封裝外殼各管腳的建模與仿真。利用Aansoft Q3D Extractor，建立四列直插芯片封裝外殼模型，由于對(duì)稱性，本實(shí)驗(yàn)選取模型的1/4建立有限元模型。坐標(biāo)系的單位選定毫米，具體建模過程如下。

（1）確定芯片封裝結(jié)構(gòu)尺寸，畫出芯片封裝外殼及管腳模型。輸入模型尺寸的同時(shí)，確定各個(gè)材料的屬性；對(duì)不同的材料設(shè)定不同的顏色，以便區(qū)分。材料參數(shù)及尺寸數(shù)據(jù)見表1。

（2）進(jìn)行模型的Boolean運(yùn)算，得到正確的模型。如圖1。

（3）給各個(gè)管腳自動(dòng)分配二維節(jié)點(diǎn)。對(duì)節(jié)點(diǎn)分配電源和熱沉。

（4）求解。可以自由設(shè)定出錯(cuò)率冗余度、頻率范圍，求得電容和電感。

（5）保存數(shù)據(jù)。

表1 封裝外殼模型材料參數(shù)及尺寸相關(guān)數(shù)據(jù)

圖1 芯片封裝外殼封裝模型

（6）檢查錯(cuò)誤。如果有錯(cuò)誤，根據(jù)提示，進(jìn)行修改。直至正確無誤。

（7）仿真分析。

（8）查看求解結(jié)果。由此得到相關(guān)表列文件、最佳電容收斂點(diǎn)，以圖形畫出（圖2，圖3）。由列表和圖看出，在第六階段就達(dá)到收斂，即可得到穩(wěn)定的電容值。

圖2 電容C收斂點(diǎn)數(shù)據(jù)

圖3 電容C的收斂階段

（9）提取電感、電容矩陣，分別如圖4、圖5所示。矩陣的主對(duì)角線上分別是自電容、自電感；非主對(duì)角線上的分別是各管腳的相互電容，互電感。由圖分析可知，自電容是正值，互電容為負(fù)值，自電容絕對(duì)值大于互電容絕對(duì)值，管腳相互之間距離越遠(yuǎn)，互電容絕對(duì)值越小。

圖4 部分電容分布矩陣

圖5 部分交流電感分布矩陣

（10）對(duì)電源進(jìn)行編輯，得到不同電源分配狀態(tài)下各管腳的電容分布，如圖6，圖7所示。由圖可以看出管腳電平設(shè)置為高電平的電容值大，管腳為低電平的電容值小，編輯產(chǎn)生的電容密度范圍為0.000 0～1.423 9E3（C/m2)。

圖6 各管腳電源大小

圖7 各管腳電容分布

（11）減小矩陣規(guī)模，對(duì)矩陣進(jìn)行優(yōu)化。查看優(yōu)化后的矩陣結(jié)果，如圖8所示。

圖8 對(duì)電容矩陣優(yōu)化后得到的電容分布

（12）顯示14個(gè)管腳Pin_1，Pin_1_1～Pin_1_13交流場(chǎng)時(shí)磁場(chǎng)表面電流密度，如圖9所示。

圖9 編輯電源電平后，對(duì)應(yīng)的各管腳磁場(chǎng)表面電流密度

2. 芯片內(nèi)部鍵合線的建模與仿真。目前設(shè)計(jì)較為復(fù)雜的芯片，應(yīng)該是以DSP與FPGA為核心，以信號(hào)處理為主要功能的高速芯片。此類芯片的一個(gè)共同特點(diǎn)是廣泛采用模擬和數(shù)字分離技術(shù)，采用多層PCB結(jié)構(gòu)，并在結(jié)構(gòu)上采用了地電平面的分割。對(duì)于這樣的PCB，尤其要重視地電噪聲與EMI問題，因?yàn)榈仉娖矫娴姆指顣?huì)導(dǎo)致共模噪聲的增加。原理上，可以通過并連和串聯(lián)節(jié)點(diǎn)減小矩陣的維數(shù)，減少計(jì)算量，簡化模型，但這時(shí)會(huì)涉及回流的問題。回流路徑不當(dāng)是產(chǎn)生共模噪聲的主要原因（前向電流經(jīng)過信號(hào)線流出，但是返回的電流可能會(huì)流經(jīng)未知區(qū)域），前向電流和回流所形成的區(qū)域會(huì)產(chǎn)生輻射噪聲。為了減少上述原因引起的電磁干擾，在進(jìn)行電源與地的分割時(shí)，可以利用鍵合線將電源和芯片的地連接起來。

仍然使用Aansoft Q3D Extractor，建立四列直插芯片封裝的內(nèi)部芯片模型，由于對(duì)稱性，本實(shí)驗(yàn)選取模型的1/4建立有限元模型，材料參數(shù)及尺寸數(shù)據(jù)如表2所示。通過建模仿真分析，可以得到鍵合線的電容矩陣分布；通過有選擇性地合并管腳連接形式，可以得到不同管腳并連時(shí)的環(huán)路自電感、環(huán)路互電感矩陣分布。此處電感矩陣均為正值。在模型各部分建模結(jié)束，進(jìn)行模型的Boolean運(yùn)算后，得到正確的模型，如圖10所示。

表2 芯片內(nèi)部模型材料參數(shù)及尺寸相關(guān)數(shù)據(jù)

圖10 14鍵合線芯片結(jié)構(gòu)

利用軟件進(jìn)行仿真分析，求得電容矩陣和ACRL矩陣、DCRL矩陣。如圖11、圖12、圖13。縮小矩陣規(guī)模，得到優(yōu)化后的矩陣。此處把鍵合線1和14并連，得到的矩陣命名為114G，并為Bondwire114設(shè)置回路。然后再把鍵合線1和13并連，得到的矩陣命名為113G，并為Bondwire113設(shè)置回路。

圖11 電容C部分矩陣數(shù)據(jù)

圖12 部分交流電感矩陣分布

圖13 部分直流電感矩陣分布

（13）查看求解結(jié)果。可以得到對(duì)應(yīng)的114GACRL矩陣分布（部分矩陣如圖14所示）。以及13GACRL矩陣分布（部分矩陣如圖15所示）。

圖14 114G_1部分ACRL矩陣分布

圖15 113G_1部分ACRL矩陣分布

三、結(jié)論

本次仿真主要利用 Q3D 軟件進(jìn)行了芯片的EMC仿真分析， 包括芯片封裝外殼管腳的電容、電感矩陣參數(shù)的提取，矩陣優(yōu)化，處于磁場(chǎng)中的芯片表面電流密度分布等。對(duì)矩陣不斷優(yōu)化，減小矩陣規(guī)模，得到參數(shù)不斷優(yōu)化的矩陣。通過這一系列的電容、電感的預(yù)測(cè)，獲得了一組電磁干擾相對(duì)較小的數(shù)據(jù)，對(duì)以后芯片的設(shè)計(jì)和大批量生產(chǎn)電磁輻射小的電子產(chǎn)品具有指導(dǎo)作用。本文給出了芯片在高頻工作時(shí)的電磁兼容性分析以及相應(yīng)的建模實(shí)現(xiàn)過程與方法。在多數(shù)復(fù)雜芯片中，在對(duì)其進(jìn)行仿真時(shí)，比如用ANSYS進(jìn)行電磁仿真時(shí)，還要自行設(shè)置網(wǎng)格，進(jìn)行網(wǎng)格劃分才能進(jìn)行精確的仿真， 需要的計(jì)算資源會(huì)非常大。相比之下， Q3D軟件可以自身自動(dòng)化分網(wǎng)格，不必大費(fèi)周折一次又一次地選定各個(gè)單元模型的尺寸。另外，用Q3D軟件對(duì)多管腳和多鍵合線的芯片建模，比用其他軟件更易于建模，人性化的設(shè)計(jì)使建立的三維模型更易于觀看。因此，用較少的計(jì)算資源和時(shí)間便能仿真得到高頻下芯片電容、電感矩陣分布等有價(jià)值的數(shù)據(jù)。