高阻襯底集成電路抗閂鎖效應(yīng)探討

摘要：閂鎖效應(yīng)會嚴(yán)重導(dǎo)致電路的失效，甚至是燒毀芯片。采用增加多子保護(hù)環(huán)的方法來抑制功率集成電路的閂鎖效應(yīng)，而且給出環(huán)寬設(shè)計(jì)、環(huán)距與寄生閂鎖觸發(fā)閾值的數(shù)量關(guān)系，并且比較了不同結(jié)深的工序作為多子環(huán)的效果。對于給定的設(shè)計(jì)規(guī)則，比較了不同電阻率襯底材料的CMOS單元中的閂鎖效應(yīng)，結(jié)果表明了合理設(shè)計(jì)可以有效地改善高阻襯底的寄生閂鎖效應(yīng)。

關(guān)鍵詞：閂鎖效應(yīng)；高阻襯底；多子保護(hù)環(huán)

一 引言

在中小功率智能集成電路研發(fā)中，為了提高電路性能和和電路的可靠性，縮小整機(jī)系統(tǒng)的體積、能耗，以及降低成本，較普遍地采用低壓微功耗控制電路和高壓功率晶體管的單片集成方案，其中功率晶體管的設(shè)計(jì)，都應(yīng)用RESURF及場板終端等原理，來確保實(shí)現(xiàn)高耐壓。這類芯片通常所用的Si襯底材料具有輕摻雜的高阻特征，在對抗閂鎖問題的大量研究這與普通CMOS電路中有所不同，針對功率集成電路中可能存在閂鎖效應(yīng)的研究目前還比較少。事實(shí)上，由于采用高阻襯底，使寄生電阻R變的更大。因此，功率集成電路中閂鎖效應(yīng)更為嚴(yán)重的。針對功率集成電路中的閂鎖產(chǎn)生的機(jī)理，本文通過增加適當(dāng)?shù)谋Ｗo(hù)環(huán)結(jié)構(gòu)，得到了一種抗閂鎖效應(yīng)的有效方法。

二 閂鎖效應(yīng)以及抗閂鎖效應(yīng)的有效方法

1、閂鎖效應(yīng)的產(chǎn)生

閂鎖效應(yīng)是CMOS工藝所特有的一種寄生效應(yīng)，它會導(dǎo)致電路的嚴(yán)重失效，甚至把芯片燒毀。閂鎖效應(yīng)是由NMOS的有源區(qū)、N阱、P襯底、PMOS的有源區(qū)構(gòu)成的n-p-n-p結(jié)構(gòu)產(chǎn)生的。閂鎖的形成是當(dāng)其中一個(gè)三極管正偏時(shí)，就會構(gòu)成正反饋。避免閂鎖的方法就是使寄生的三極管不會處于正偏狀態(tài)，那么就要減小襯底和N阱的寄生電阻。 靜電會對電子元器件產(chǎn)生影響，是一種看不見的破壞力。半導(dǎo)體器件失效的主要原因之一是ESD 和相關(guān)的電壓瞬變都會引起閂鎖效應(yīng)。如果有一個(gè)強(qiáng)電場加在器件結(jié)構(gòu)中的氧化物薄膜上，那么該氧化物薄膜就會因介質(zhì)擊穿而損壞。很細(xì)的金屬化跡線會由于大電流而損壞，并且會由于浪涌電流造成的過熱而形成開路。這也就是所謂的“閂鎖效應(yīng)”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、電過載和器件損壞。

2、高壓功率集成電路中的閂鎖效應(yīng)

在許多功率集成電路中，所使用的基本電路的整個(gè)結(jié)構(gòu)可以分為三部分：左邊是低壓PMOS;中間是低壓NMOS；右邊是功率LDMOS晶體管。如下圖所示，就是典型的功率集成電路，這種橫向高壓NMOS管，通過高阻n型漂移區(qū)來實(shí)現(xiàn)高耐壓。整個(gè)集成架構(gòu)采用了以高壓LDMOS設(shè)計(jì)優(yōu)先，兼容低壓CMOS工藝的方案，共同使用同一個(gè)高阻襯底，所以寄生擴(kuò)展電阻R會很大。由于在高壓功率集成電路中的低壓供電都是由內(nèi)部高壓電源直接在片上產(chǎn)生的，如果高壓電源紋波較大，將使流過R的電流隨之發(fā)生變化。當(dāng)K兩端的電壓降可以開啟寄生的橫向三極管T2時(shí)，那么T2就會從寄生三極管T1的基極抽取大量電流導(dǎo)致Ti的導(dǎo)通，結(jié)果Ti和T2就構(gòu)成了正反饋回路，那么閂鎖效應(yīng)就會發(fā)生。因此可以得到以下結(jié)論：在上述功率集成電路結(jié)構(gòu)中，只要高壓LDMOS管本身的寄生三極管效應(yīng)不被觸發(fā)，整體電路閂鎖效應(yīng)發(fā)生與否僅由取決于低壓CMOS單元的寄生效應(yīng)；而在流經(jīng)R上的電流不變的情況下，盡可能地減小R的數(shù)值是抑制或者避免發(fā)生閂鎖效應(yīng)的最重要措施。

3、抗閂鎖效應(yīng)的方法--- 多子保護(hù)環(huán)

通過前面的分析可以得出，減小R的數(shù)值是抑制或者避免發(fā)生閂鎖效應(yīng)的最重要措施。

那么可以有多種減小R數(shù)值的方法，本文采用的是多子吸收環(huán)方案。因?yàn)樵诠潭ㄆ珘合耼阱反偏漏電流的大小是可以確定的，如果增設(shè)與原先R并聯(lián)的空穴電流泄放通道R1，那么就可以使引發(fā)閂鎖效應(yīng)的有效觸發(fā)電壓明顯的降低。設(shè)計(jì)如圖所示：

在高阻襯底的功率集成電路設(shè)計(jì)中，采用類似的結(jié)構(gòu)相比用其他方法抑制閂鎖效應(yīng)的效果應(yīng)該更顯著，工藝也更易兼容，并且此結(jié)構(gòu)已經(jīng)成功應(yīng)用于保護(hù)那些易受瞬態(tài)上沖的I/O電路。為了觀察改進(jìn)的效果，采用(10歐姆．cm)的普通Si襯底和（歐姆-cm）的高阻Si襯底在相同工藝條件和幾何結(jié)構(gòu)下進(jìn)行模擬仿真，結(jié)果和預(yù)想的完全一致。

三 總結(jié)

閂鎖效應(yīng)會嚴(yán)重導(dǎo)致電路的失效，造成極大的危害，所以本文采用了多子保護(hù)環(huán)的方法來抗閂鎖效應(yīng)。在功率集成電路設(shè)計(jì)中，增加襯底多子保護(hù)環(huán)用來預(yù)防閂鎖效應(yīng)方面有著較好的效果，多子保護(hù)環(huán)的寬度越大，擴(kuò)散越深，對閂鎖的預(yù)防效果越明顯。但是考慮剄工藝的兼容性，可有兩種選擇：(1)利用PHV工序做多子保護(hù)環(huán)，效果較好但占用版圖面積稍大（為最小設(shè)計(jì)規(guī)則的兩倍）；(2)選用p+保護(hù)環(huán)，該方法在滿足要求的情況下可以有較小的面積開銷和設(shè)計(jì)自由度。實(shí)際工藝應(yīng)用中，建議采用p+多子環(huán)。

參考文獻(xiàn)

[1] CHAN W W T，SIN K 0， MOK P K T，et aI.A power IC technology with excejlent cross-talk isolation[J].IEEE EDL，1996，17(10)：467-469.

[2]唐晨，孫偉鋒，陸生禮．CMOS電路中抗Latch- up的保護(hù)環(huán)結(jié)構(gòu)研究[Jl.現(xiàn)代電子技術(shù)，2006，29(4)：109-111．

[3]王書凱，程東方，徐志平，等．適用于智能功率IC的700 V Double-Resurf LDMOS研究[J].微計(jì)算機(jī)信息，2007，23(23)：270-271.

[4] TROUTMAN R R.CMOS技術(shù)中的閂鎖效應(yīng)——問題及其解決方法[M].嵇光大，等譯．北京：科學(xué)出版社，1996：148-155．

作者簡介

楊永益，男，電子科技大學(xué) 電子信息工程2007級

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文