一種帶有增益提高技術(shù)的高速CMOS運(yùn)算放大器設(shè)計(jì)

宋奇?zhèn)?，陸安江，張正?/p>

（貴州大學(xué) 貴州省微納電子與軟件技術(shù)重點(diǎn)實(shí)驗(yàn)室，貴州 貴陽(yáng) 550025）

隨著當(dāng)今集成電路技術(shù)遵從摩爾定律的快速發(fā)展，在深亞微米級(jí)甚至納米級(jí)工藝下電源電壓及MOS管特征尺寸不斷降低，器件的諸多性能已達(dá)到瓶頸。因此，各種高性能模擬或混合集成電路如∑－Δ調(diào)制器、開(kāi)關(guān)電容濾波器和流水線A/D轉(zhuǎn)換器中的高性能運(yùn)算放大器[1]的研究已成為當(dāng)今的熱點(diǎn)。速度和精度是模擬集成電路中均很重要的性能指標(biāo)，前者需要器件有大的帶寬，短溝道以及單極點(diǎn)系統(tǒng)設(shè)計(jì)；后者則需要在小偏置電流、長(zhǎng)溝道、多級(jí)放大器設(shè)計(jì)的同時(shí)實(shí)現(xiàn)高增益[2]。因此兩者的實(shí)現(xiàn)必然會(huì)產(chǎn)生設(shè)計(jì)上的沖突，而這種矛盾也激勵(lì)著電路設(shè)計(jì)師去根據(jù)應(yīng)用的需要的同時(shí)折中考慮并且創(chuàng)新電路結(jié)構(gòu)來(lái)滿足系統(tǒng)的要求。

1 電路的選擇

1.1 主運(yùn)放的選擇

高速運(yùn)算放大器作為Pipelined ADC中的一個(gè)重要模塊，它的特性直接決定了電路系統(tǒng)的整體性能，對(duì)于作為ADC前置放大器的設(shè)計(jì)，運(yùn)放要有大的單位增益帶寬和高的開(kāi)環(huán)增益；同時(shí)，要兼顧功耗以及輸出擺幅、共模抑制比（CMRR）等參數(shù)的考慮。共源共柵結(jié)構(gòu)能夠?qū)λ俣群途扔泻芎玫恼壑校褟V泛應(yīng)用于運(yùn)算放大器、基準(zhǔn)源和濾波器等模擬器件中。它總的劃分有兩種結(jié)構(gòu)：套筒式共源共柵結(jié)構(gòu)（telescopic-cascode）和折疊式共源共柵結(jié)構(gòu)（fold-cascode）。

套筒式共源共柵運(yùn)放只有兩條支路組成，功耗較小，且由于次主節(jié)點(diǎn)附近的寄生電容較小，所以帶寬更大，速度更快。但該電路由于是由多級(jí)管層疊而成，共模輸入范圍和輸出擺幅過(guò)小，如果不接二級(jí)電路很難在低壓下正常工作；折疊式共源共柵運(yùn)放的次主極點(diǎn)周?chē)募纳娙葺^大，頻率特性相對(duì)于套筒式共源共柵結(jié)構(gòu)較差但差距不大。由于結(jié)構(gòu)呈折疊狀而省去了層疊的多層管，其共模輸入范圍及輸出擺幅均遠(yuǎn)大于套筒式共源共柵的對(duì)應(yīng)值，但其結(jié)構(gòu)為4條回路，故其功耗略大。

根據(jù)實(shí)際需要從應(yīng)用角度考慮，作為ADC前置放大器，所設(shè)計(jì)的運(yùn)放要求要在能保證精度基礎(chǔ)上有盡可能快的速度。上述分析表明，兩種基本的共源共柵結(jié)構(gòu)所構(gòu)成的運(yùn)放均有較高的速度，但是相對(duì)而言折疊式共源共柵比套筒式共源共柵有更大的共模輸入范圍和輸出擺幅，且其輸入輸出可以短接而且輸入共模電平更容易選取，因此折疊是共源共柵運(yùn)放更符合要求[3]。

1.2 增益提高（gain boosting）技術(shù)

在深亞微米及納米級(jí)工藝水平下MOS管最小溝道長(zhǎng)度越來(lái)越小，器件的帶寬越來(lái)越大從而速度越來(lái)越快，但增益卻越來(lái)越低，單級(jí)共源共柵運(yùn)放的增益也降至約40 dB左右，這樣的結(jié)構(gòu)很難滿足對(duì)精度的基本要求。故本設(shè)計(jì)增加了增益提高級(jí)。其基本原理如圖1所示：將 M1看成一個(gè)反饋電阻，與M2構(gòu)成一個(gè)從電流到電壓的負(fù)反饋環(huán)路，通過(guò)減小由輸出到輸入管漏極的反饋，使得M1的漏電壓隨輸出電壓的變化很小，流過(guò)M1的電流更加穩(wěn)定，因而產(chǎn)生了更高的輸出阻抗。設(shè)輔助運(yùn)放Aadd放大倍數(shù)為A，則輸出阻抗為：

其中，ro1、ro2分別是 M1、M2管得小信號(hào)等效電阻，gm2是M2的跨導(dǎo)[4]?？梢?jiàn)利用增益增強(qiáng)技術(shù)可以是輸出電阻提高A倍，從而也使得電路的直流增益增大了A倍：

圖1 帶增益提高放大器的電路Fig.1 Circuit of opamp with gain booting

但增益增強(qiáng)技術(shù)在提高增益的同時(shí)也帶來(lái)一個(gè)明顯的缺點(diǎn)：在圖1電路中得輸出端和M1的漏端分別形成運(yùn)放的主極點(diǎn)和次主極點(diǎn)。因此經(jīng)常會(huì)在輔助運(yùn)放的單位增益帶寬附近產(chǎn)生零極點(diǎn)對(duì)，盡管不會(huì)影響運(yùn)放的頻率響應(yīng)，但它卻使運(yùn)放的建立特性變差。通常的處理方法是提高零極點(diǎn)對(duì)的發(fā)生頻率，即提高輔助運(yùn)放的單位增益帶寬[4]，但若將輔助運(yùn)放的單位增益帶寬頻率提高到主運(yùn)放的第二極點(diǎn)附近時(shí)，整個(gè)運(yùn)放將不穩(wěn)定。因此，通過(guò)分析得出使輔助運(yùn)放Aadd的單位增益帶寬要介于運(yùn)放閉環(huán)－3 dB帶寬和主運(yùn)放的非主極點(diǎn)值之間[5]，并在輔助運(yùn)放輸出端和地之間增加補(bǔ)償電容C0和C1進(jìn)行微調(diào)即可，其大小約為負(fù)載電容的1/2～1/3。

圖2是各級(jí)運(yùn)放的增益帶寬關(guān)系示意圖。Aorig為未加增益輔助運(yùn)放的增益曲線，Aadd為輔助運(yùn)放增益曲線，Atot為添加輔助運(yùn)放后主運(yùn)放的增益曲線。若要使系統(tǒng)穩(wěn)定，則需：

圖2 各級(jí)運(yùn)放增益示意圖Fig.2 Gain bode plots of all level stage

1.3 全差分折疊式共源共柵放大器

文中設(shè)計(jì)的主運(yùn)放如圖3所示，采用帶增益增強(qiáng)輔助電路的全差分折疊式共源共柵運(yùn)算放大器。主運(yùn)放采用以PMOS管為輸入管的全差分折疊式共源共柵結(jié)構(gòu)。若輸入管采用NMOS對(duì)管，由于電子比空穴遷移率大，雖然能得到更大的增益，但同時(shí)其折疊點(diǎn)會(huì)產(chǎn)生更大的寄生電容，直接影響了運(yùn)算放大器的速度。由于本設(shè)計(jì)對(duì)速度的要求是第一位的，所以采用PMOS管作為輸入管來(lái)提高主運(yùn)放的次極點(diǎn)頻率并且能降低運(yùn)放的噪聲。同時(shí)，臨近輸出端的MOS管要經(jīng)過(guò)合理的調(diào)試，既要滿足支路電流的要求，又不能引入過(guò)大的寄生電容而影響到系統(tǒng)的頻率特性。

增益提高輔助運(yùn)放也采用了兩個(gè)全差分折疊式共源共柵結(jié)構(gòu)，既可以減少電路的面積和功耗，又減少電路內(nèi)部節(jié)點(diǎn)的電容。在輔助運(yùn)放An的輸出端添加兩個(gè)補(bǔ)償電容C0和C1，用以消除在主運(yùn)放單位增益帶寬附近產(chǎn)生的零極點(diǎn)對(duì)。其中，由于Ap必須工作在較高的共模電壓下，故選擇NMOS管作為運(yùn)放的差分輸入管，相反，An是以PMOS作為差分輸入管。以Ap為例，如圖4所示，NMOS輸入管接M9、M10的漏極，經(jīng)過(guò)放大后輸出到M7和M8的柵極，Ap只需提供M7，M8飽和工作所需的共模電平，因而不需要大的擺幅。同時(shí)由于M7和M8的柵極電容構(gòu)成了Ap的容性負(fù)載，所以2個(gè)管子不能太大。輔助運(yùn)放如圖3所示。An的拓?fù)浣Y(jié)構(gòu)和Ap類(lèi)似，但采用PMOS管作為輸入對(duì)管[6]。

由于輔助運(yùn)放主要為主運(yùn)放提供增益上的改善，不需要太快的速度和建立時(shí)間，因此它的尾電流一般為主運(yùn)放電流的1/10～1/4，大大降低了整個(gè)電路的功耗和面積。且由于增加了增益提高輔助運(yùn)放，即使采用最小尺寸也很容易實(shí)現(xiàn)100 dB以上的增益，因此主運(yùn)放中各MOS管均采用最小尺寸，這也可以有效地提升非主極點(diǎn)的位置，而輔助運(yùn)放則不需要使用最小尺寸。

1.4 共模反饋

因?yàn)椴捎萌罘纸Y(jié)構(gòu)，放大器的輸出共模特性對(duì)器件的不匹配非常敏感，由于放大器的輸出阻抗較高，很小的電流偏差也會(huì)使作為電流源的MOS管進(jìn)入線性區(qū)而不能正常工作，且此情況不能通過(guò)差動(dòng)反饋進(jìn)行遏制，所以必須在輸出端增加共模反饋電路（CMFB）來(lái)改善輸出特性。

圖3 主運(yùn)放電路圖Fig.3 Circuit of main circuit

圖4 輔助運(yùn)放Ap電路圖Fig.4 Circuit of auxiliary opamp Ap

由于本設(shè)計(jì)的運(yùn)放要應(yīng)用于Pipelined ADC中，故主運(yùn)放采用開(kāi)關(guān)電容（SC）共模反饋，如圖5所示。開(kāi)關(guān)電容共模反饋電路工作在兩相不交疊時(shí)鐘下，當(dāng)phi2為高電平時(shí)，C2充電到Vref—Vbias。而當(dāng)phi1為高電平時(shí)，C1與 C2相連，C2進(jìn)行放電，從而決定C1上的電壓值。共模反饋電路產(chǎn)生的調(diào)節(jié)信號(hào)CMFB則由C1通過(guò)反饋回路產(chǎn)生。使用開(kāi)關(guān)電容共模反饋電路既可以節(jié)省功耗，又使取樣電路不會(huì)限制主運(yùn)放的輸出擺幅。

圖5 開(kāi)關(guān)電容共模反饋電路圖Fig.5 Circuit of switched-capacitor（SC） CMFB

但是，開(kāi)關(guān)電容共模反饋電路并不適合兩個(gè)增益提高輔助運(yùn)放。因?yàn)閮蓚€(gè)輔運(yùn)放負(fù)載電容較小，若采用開(kāi)關(guān)電容共模反饋，電容會(huì)更小，導(dǎo)致電路精度下降。且輔運(yùn)放不需要大的輸出擺幅，故文中對(duì)輔運(yùn)放采用傳統(tǒng)的連續(xù)時(shí)間共模反饋。

1.5 三支路基準(zhǔn)電流源

為提高CMOS集成電路中電流基準(zhǔn)的精度和穩(wěn)定性，一個(gè)具有高PSRR的基準(zhǔn)電流源是必需的。由于傳統(tǒng)的電流基準(zhǔn)以及共源共柵電流基準(zhǔn)的節(jié)點(diǎn)電壓正反饋限制了電流基準(zhǔn)的性能，三支路基準(zhǔn)電流源如圖6所示。

圖6 三支路電流基準(zhǔn)源電路圖Fig.6 Circuit of triple-branch current reference

此結(jié)構(gòu)由于節(jié)點(diǎn)電壓成負(fù)反饋，擁有更高的PSRR。該基準(zhǔn)電流源的輸出電流為：

可以看出：其輸出電流與系統(tǒng)的電源電壓無(wú)關(guān)而只與調(diào)節(jié)電阻Rs有關(guān)，通過(guò)調(diào)節(jié)合適的Rs的阻值，即可得到精確的基準(zhǔn)電流。故本文采用三支路電路基準(zhǔn)源的設(shè)計(jì)，而偏置電路采用低壓寬擺幅共源共柵結(jié)構(gòu)。

2 仿真結(jié)果

采用SMIC 0.25μm CMOS工藝模型，在Cadence環(huán)境下對(duì)電路進(jìn)行 仿真， 單電源供電，模擬結(jié)果顯示：運(yùn)放的直流增益為124 dB，單位增益帶寬為720 MHz，相位裕度64°CMRR高達(dá) 153 dB。

圖7 運(yùn)放的幅頻相頻曲線Fig.7 Amplitude-frequency and phase-frequency curves of the opamp

圖8 運(yùn)放CMRR曲線Fig.8 CMRR curves of the opamp

運(yùn)放的瞬態(tài)建立特性如圖9所示，于輸入端2μs處加2.5 V的階躍響應(yīng)，由輸出波形測(cè)得轉(zhuǎn)換速率885 V/μs；達(dá)到0.1%的穩(wěn)定精度的建立時(shí)間為4 ns。

圖9 運(yùn)放的輸出建立時(shí)間曲線Fig.9 Settling time curves of the opamp

圖10 是運(yùn)算放大器的版圖，通過(guò)了DRC與LVS驗(yàn)證，結(jié)果顯示性能良好。

3 結(jié) 論

圖10 運(yùn)放的版圖Fig.10 Layout of the opamp

文中提出了一種可用于高速Pipelined ADC中的前置放大器，結(jié)合開(kāi)關(guān)電容共模反饋與三支路共源共柵基準(zhǔn)電流源等技術(shù)，詳細(xì)分析了增益提高技術(shù)的設(shè)計(jì)原理、弊端及改進(jìn)方法，實(shí)現(xiàn)了一個(gè)全差分帶增益提升級(jí)的折疊式CMOS運(yùn)算放大器。仿真結(jié)果表明：該運(yùn)放的直流增益達(dá)到124 dB，單位增益帶寬720 MHz，達(dá)到0.1%精度建立時(shí)間為4 ns，轉(zhuǎn)換速率高達(dá)885 V/μs。性能良好，滿足系統(tǒng)設(shè)計(jì)要求。

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