載人航天器大功率智能配電單元電磁兼容性設計

周新順，王 力，王宇鵬

（北京衛星制造廠，北京 100190）

0 引言

大功率智能配電單元（以下簡稱配電單元）是載人航天器能源系統的核心單機產品，將一次電源輸出的電能進行匯流和電壓變換后，為衛星平臺及載荷設備提供穩定、可靠的電能，功率高達2.2 kW。配電單元采取標準化、模塊化和通用化的設計思想，主要由配電模塊、DC/DC變換模塊和數據采集與通信模塊組成。配電模塊實現整器負載配電的加斷電時序控制；DC/DC變換模塊將一次母線電壓轉化為負載所需的二次母線電壓；數據采集與通信模塊完成各種狀態自動采集、處理與通信。各功能模塊協調工作，最終實現整器負載用電的統一配置管理和控制。配電單元內部包括一次母線（100 V高壓）和二次母線（28 V低壓）2種母線，模擬電路和數字電路共存，電磁環境惡劣。解決好配電單元電磁自兼容以及與外界兼容問題，滿足型號電磁兼容性要求是配電單元的設計難點。

1 配電單元電磁兼容性要求

載人航天器研制工作根據不同分系統或設備所處的環境、不同設備的特點，制定了電磁兼容性設計規范，明確了電磁兼容性要求。航天器各個設備均應滿足相應的電磁兼容性指標，以確保整器在各個階段和各種工作模式下均能穩定可靠工作[1]。

電磁兼容性要求主要包括干擾發射和敏感度2大類，其中又包含若干子項目。配電單元需要滿足的電磁兼容性指標有8個，具體見表1。其中CE102和 RE102為干擾發射項目，規定了對外干擾的最大限值；其他為敏感度項目，規定了需要具備的承受外界干擾的最低能力。配電單元具有高電壓、大功率的特點，因此電磁干擾發射為其電磁兼容性設計的重點。本文主要論述配電單元采取的抑制干擾發射的相關技術和措施。

表1 電磁兼容測試項目Table 1 Electromagnetic compatibility testing items

2 配電單元電磁兼容性設計

電磁兼容性設計的基本方法是指標分配和功能分塊設計。即將電磁兼容性指標要求分解為整機級、模塊級、電路級和元器件級，按照各級要實現的功能要求和電磁兼容性指標要求，逐級進行設計，并采取一定的防護措施。在對配電單元的配電模塊、DC/DC變換模塊和數據采集與通信模塊分別進行電磁兼容性設計后，再進行整機級的電磁兼容優化。

2.1 配電模塊電磁兼容性設計

配電模塊中包含有繼電器、表貼電阻和電容等元器件，穩態工作（繼電器不動作）時不存在電磁干擾源。但在繼電器開通和關斷的瞬間，由于繼電器中線圈的感應特性，在線圈兩端會產生較大的反電動勢電壓尖峰，包含了大量的高頻頻譜成分，從而成為電磁干擾源[2]。

抑制繼電器線圈激勵信號所產生的反電動勢通常有2種方式：一是在繼電器線圈兩端并聯二極管，抑制反電動勢的效果好，但是線圈能量衰減的速度慢；二是在繼電器線圈兩端并聯二極管串聯電阻，與第一種方式相比，抑制反電動勢的效果稍差（抑制效果取決于電阻阻值），但繞組能量衰減的速度快。通常情況下，對于單穩態的電磁繼電器，應采用第二種方式，以縮短繼電器的響應時間；對于雙穩態的磁保持繼電器，繞組能量衰減的速度對繼電器的響應時間沒有影響，可以選用第一種方式。由于配電模塊中的繼電器均為磁保持繼電器，所以本文采用第一種方式對繼電器產生的瞬態干擾進行抑制。

當繼電器觸點動作時，線圈電流會在線圈和二極管形成的環路中流動。為了減小電流環路的輻射發射，應盡量減小繼電器線圈與并聯二極管形成的環路面積，如圖1所示。

圖1 繼電器動作時形成的電流環路Fig. 1 The current loop of relay switching

2.2 DC/DC變換模塊電磁兼容性設計

2.2.1 電磁干擾分析

DC/DC變換模塊由多個DC/DC變換器組成。鑒于DC/DC變換器中半導體器件周期性通斷的開關工作方式，DC/DC變換器屬于重要的電磁干擾源。同時，配電單元中有多個DC/DC變換器的并聯工作，存在發射干擾疊加的機理。

DC/DC變換器的電磁干擾主要是由功率半導體器件開關動作導致的電壓和電流變化率（dV/dt和dI/dt）所產生[3]。圖2為DC/DC變換器的高頻等效模型。由圖 2可以看出，MOSFET開關管、整流二極管以及變壓器存在寄生電容和電感。正是這些非理想的寄生效應，為傳導干擾提供了路徑。DC/DC變換器中傳導干擾主要有2類：一是功率半導體開關器件動作的開關諧波分量，其頻譜如圖3所示；二是寄生效應產生的高頻振蕩導致高頻干擾。高頻振蕩產生的干擾電流如圖2中虛線箭頭所示。干擾電流按其傳導路徑的不同，可分為差模電流和共模電流2種。線間的干擾電流為差模干擾電流，線地之間的干擾電流為共模干擾電流，可分別采用差模濾波和共模濾波措施進行抑制。

圖2 DC/DC變換器的高頻等效模型Fig. 2 High-frequency equivalent model of DC/DC converter

圖3 開關頻率頻譜圖Fig. 3 Switching frequency spectrum

2.2.2 吸收電路設計

吸收電路能夠降低電路中開關管和整流器件的電壓或電流變化率，以抑制干擾源的電磁干擾強度，其基本原理就是開關管關斷時為其提供旁路，吸收積蓄在寄生分布參數中的能量，從而抑制干擾的強度[4]。

DC/DC變換器中吸收電路由電容和電阻串聯構成，再與整流二極管并聯。電容作為二極管關斷時存儲在二極管結電容中電荷的放電電路，平滑二極管電流和電壓波形，進而減少高頻分量。另外，盡量縮短吸收電路中的器件引線，并使吸收電路盡量靠近整流二極管，可有效減小整流二極管和吸收電路形成的環路面積，以降低輻射發射。

2.2.3 濾波設計

DC/DC變換器同時存在差模干擾電流和共模干擾電流。差模干擾取決于DC/DC變換器的固有工作模式，主要存在于1 MHz以下頻段；共模干擾主要存在于1 MHz以上頻段。功率開關管和整流二極管相對于機殼的寄生電容（圖2中Cde和Cp）與其兩端電壓快速變化（即大的 dV/dt）的共同作用，會產生通過機殼以開關頻率為基頻的共模噪聲電流。

DC/DC變換器濾波設計是抑制電磁傳導發射干擾的重要方法。DC/DC變換器濾波電路由差模濾波電路和共模濾波電路組成，分別對差模干擾電流和共模干擾電流進行抑制。濾波措施不僅能夠減小DC/DC變換器的電源線傳導發射（CE102），同時還會改善其傳導敏感度（CS101）、輻射發射（RE102）、電纜束注入傳導敏感度和靜電放電等電磁兼容性能[5]。

由于配電單元中DC/DC變換器的電壓較高、功率較大，共設計了兩級共模濾波和一級差模濾波電路，如圖4所示。L1和L2為共模濾波電感，C1～C4為共模濾波電容；L3為差模濾波電感，C5為差模濾波電容。在確定了DC/DC變換器的相關性能指標、開關頻率和占空比等參數后，通過計算和仿真，可確定濾波電感和電容的具體數值。

圖4 DC/DC變換器濾波電路Fig. 4 Filter circuit of DC/DC converter

2.3 數據采集與通信模塊電磁兼容性設計

數據采集與通信模塊主要為數字電路。對于數字器件的脈沖波形，上升時間決定了其高頻分量的多少，上升時間越短，高頻分量頻帶越寬[6]。這些高頻諧波分量會通過印刷電路板（PCB）上印制線條的天線效應向外輻射噪聲。同時，電壓波形固有的電壓變化率通過寄生電容的共同作用，產生共模傳導發射干擾。相對于DC/DC變換模塊，數據采集與通信模塊的干擾要小很多。

2.3.1 元器件合理選用

在滿足功能要求的前提下，數據采集與通信模塊盡量選用上升時間長的器件，其中關鍵元器件為數字電路集成芯片。表2列出了各類數字電路器件的上升時間和電壓變化率等性能參數。

表2 不同數字器件的上升時間和電壓變化率Table 2 Rising time and voltage regulation of differentdigital devices

由表2可以看出，CMOS 5 V邏輯器件的上升時間最長、電壓變化率最小。數據采集與通信模塊的最高工作頻率不超過1 MHz，信號周期大于1 μs，而CMOS 5 V邏輯器件的上升時間為100 ns，既能滿足電路性能要求，又能最大限度地限制高頻諧波分量，因此大部分邏輯器件選用CMOS 5 V系列。

2.3.2 PCB設計

通過采取以下措施進行 PCB設計[7]，可以改善配電單元各模塊以及整機的電磁兼容性。

1）分隔低電平模擬電路和數字電路，最大限度降低數字部分與模擬部分之間的相互干擾。

2）模擬電路與數字電路分區布設。模擬電路部分主要包括 A/D轉換器、模擬開關、運算放大器和基準電壓源等；數字電路部分主要包括單片機及其外圍電路、存儲器和看門狗電路等。

3）將高速組件布設在距離接插件最近的區域，低速組件布設在遠離接插件的區域，以減小線路阻抗和高速信號的環路面積。

4）按照走線長度最短且使環路面積最小的原則進行PCB布局，以將輻射發射和輻射敏感程度降至最低。縮短線路長度還能降低天線效應，抑制PCB對外發射或接收電磁干擾。

5）在靠近芯片的電源管腳處使用去耦電容消除瞬態過程對電路的影響。

6）分別布設專用回線或分配多個回線，減小回線阻抗和電流，以降低各回線感應的干擾電壓。

2.4 整機電磁兼容性設計

在完成配電單元 3個功能模塊的電磁兼容性設計后，進一步進行整機的電磁兼容優化。主要包括2個方面：一是3個功能模塊在整機中的合理布局，二是整機的機殼屏蔽設計。

由于 DC/DC變換模塊是配電單元的主要干擾源，所以將其設置于配電單元的底座上，并通過蓋板將其封閉在一個獨立的空間中，以阻斷其對外的干擾途徑，抑制其輻射發射。配電模塊和數據采集與通信模塊分板獨立設計，并盡量加大兩者之間的間隔，可降低配電模塊對數據采集與通信模塊的干擾。

屏蔽設計重點是考慮對輻射干擾的屏蔽，即確保結合面的搭接效果和減小縫隙。整機結構電磁兼容性設計的主要目標是改善其對外輻射發射（RE102）電磁兼容性能[8]。配電單元采取了下述措施來保證其良好的屏蔽效能：

1）箱體外表面無開孔和縫隙；

2）箱體各板搭接面和對外插座安裝面未進行黑色陽極氧化處理，以確保搭接面之間的搭接效果；

3）機箱各連接面采取凹凸槽結構阻斷電磁輻射通道。

3 配電單元測試分析及改進措施

載人航天器電子產品發射類 CE102測試頻段為10 kHz～10 MHz，RE102測試頻段為10 kHz～1 GHz。圖5和圖6分別為配電單元的CE102和RE102（10 kHz～200 MHz）測試圖。從測試結果可知，配電單元的這2項測試出現局部超標現象。分析其原因，發現配電單元的CE102和RE102測試結果與DC/DC變換器的CE102和RE102測試結果趨勢相同，配電單元幅值較高點或超標點均為DC/DC變換器開關頻率（200 kHz）的倍頻點。這表明雖然單個DC/DC變換器能夠滿足電磁兼容性要求，但配電單元內部多臺不同功率等級、不同輸出電壓的DC/DC變換器并聯工作時，不同開關頻率及其諧波存在干擾疊加效果，導致配電單元的電磁兼容性指標出現局部超標現象。

為了改善配電單元的電磁兼容性能，在多臺DC/DC變換器并聯輸入的最前端加入一個共模電感（因超標點頻率較高，故為共模干擾）。經測試，該共模電感在7 MHz和60 MHz處分別具有54.12 dB和46.25 dB的衰減量，滿足設計需求。經過優化改進后的配電單元的CE102和RE102測試結果分別見圖7和圖8，整個頻段均未超過限值并具有較大裕度。

圖5 CE102測試圖Fig. 5 CE102 test pattern

圖6 RE102測試圖Fig. 6 RE102 test pattern

圖7 改進后CE102測試圖Fig. 7 Improved CE102 test pattern

圖8 改進后RE102測試圖Fig. 8 Improved RE102 test pattern

4 結束語

航天器智能配電單元的電磁兼容性設計涉及高壓大功率電路拓撲、低壓模擬和數字電路、磁性器件以及結構等相關專業知識，并且寄生效應及其參數對電磁兼容性影響較大。通過采取分層設計方法，并經過初步設計、測試、分析、設計優化、再測試的循環迭代過程，有效解決了智能配電單元復雜的電磁兼容問題，滿足載人航天器的電磁兼容性要求。通過智能配電單元的研制，還積累了寶貴的電磁兼容性設計工程經驗，為后續航天器電子產品的電磁兼容性設計打下了堅實基礎。

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