基于FPGA的數字信號傳輸性能分析儀

廖聰裕 魯錦濤 蘇建加

中國地質大學（武漢）機械與電子信息學院 430074

基于FPGA的數字信號傳輸性能分析儀

廖聰裕 魯錦濤 蘇建加

中國地質大學（武漢）機械與電子信息學院 430074

本設計采用FPGA產生數字信號發生器和偽隨機信號發生器，通過三路不同截止頻率的濾波器模擬出信號在信道中傳輸衰減情況，最后顯示在示波器上，觀察出眼圖。整個系統由數字信號發生器、偽隨機噪聲信號發生器、低通濾波器、加法電路、數字信號分析電路，信號眼圖顯示器和單片機控制電路組成。最后通過對信號進行曼徹斯特編碼并提取出編碼中同步信號，在示波器上顯示出眼圖，實現了對數字信號傳輸性能的測試。

m序列；偽隨機信號；FPGA；同步信號自提取

1 系統功能與組成框圖

本系統總體結構如圖1所示：

圖1 系統總體結構框圖

該系統模擬了數字信號的發射、信道傳輸，信號的接收過程，并實現了信號傳輸性能測試功能。整個系統由數字信號發生器、偽隨機噪聲信號發生器、低通濾波器、數字信號分析電路、信號眼圖顯示器和單片機控制電路組成。其中數字信號發生器和偽隨機信號發生器均由FPGA產生。數字信號發生器由低通濾波器輸出，并通過加法器電路與偽隨機信號發生器電路相加，送至示波器進行顯示。數字信號分析電路通過提取曼徹斯特編碼的同步信號，在示波器上顯示出眼圖。

2 理論分析與計算

2.1 低通濾波器的設計

由于每階低通濾波電路在理想狀態下的十倍頻程衰減為20dB，要使該電路的十倍頻程衰減不少于40dB，因此為滿足要求須采用2階以上的濾波電路，因此采用由二階有源低通濾波電路和一階無源濾波電路組成的三階低通濾波電路。

2.2 m序列數字信號的產生

n階的m序列的周期為2n-1，數字信號發生器產生8階的m序列,因此采用FPGA產生9個D觸發器構成線性移位寄存器；偽隨機信號發生器產生12階的m序列，因此利用FPGA產生13個D觸發器，構成線性移位寄存器?？梢酝ㄟ^改變D觸發器的時鐘頻率來改變輸出的數據率。

2.3 同步信號提取

曼徹斯特碼是一種用跳變沿來表示要傳輸的二進制信息，要想解碼，首先要將同步信號從曼徹斯特編碼中解出。本設計采用了純軟件的方法直接從曼徹斯特碼中解出：先固定一個時間，利用曼徹斯特編碼中包含的時鐘信息，在這一段時間中找出最小的時鐘周期。在最壞條件下的也只需要2*Tm/Tclk。其中Tm表示m序列的周期且Tm=2n-1，n表示m序列的階數。Tclk表示數據傳送的比特率，也就是數據時鐘。經計算，提取同步信號所需要的時間不會超過51.1ms。

3 電路與程序設計

3.1 硬件電路實現

3.1.1 濾波與增益控制電路

低通濾波器截止頻率分別為100kHz、200kHz和500kHz，并且通帶增益在0.2—4內可調，本設計利用運算放大器OPA602來構成濾波器和反相放大器，這樣既可以實現濾波，又可以滿足將TTL電平放大4倍增益的要求。

3.1.2 加法電路

數字信號發生器和偽隨機信號發生電路可以通過加法電路實現相加。本設計通過LM318，實現一個反相加法電路。

3.2 系統軟件設計

本設計利用FPGA實現了同步時鐘信號的提取。在曼徹斯特編碼的上升沿到來時利用FPGA的50MHz有源晶振輸出的時鐘對其進行計數，在下降沿的時候停止計數，從而得到解碼時鐘的分頻系數，與此同時產生啟動信號同樣的對50MHz時鐘信號計數得到同步信號。利用同步信號經過D觸發器產生了一定的延時，使得時鐘的上升沿對準了有效的數據位，此時將數據讀出就可完成了解碼。

4 結語

通過測試，數字信號發生器可以生成m序列，偽隨機信號發生器和濾波器已經全部達到預期要求。除了完成對曼特斯特編碼，提取同步時鐘信號之外，還完成了對曼徹斯特編碼的解碼部分。通過對這些結果的分析，成功模擬出數字信號在傳輸過程中的特性。從結果可以看出，眼圖和噪聲之間有直接的關系，當噪聲越大的時候，眼幅度就會變小。當噪聲降低的時候，眼幅度會相應增大。因此眼圖可以準確地反映出信號在信道傳輸中的噪聲水平。

廖聰裕，男，湖北省武漢市人，從事測控技術與儀器研究。）