基于ADS6122和FPGA 的多通道信號采集系統的設計*

陳玨利，曾成志，鄭海榮 ，伏全海 ，王嬌娜，徐禮勝，3*

(1.東北大學中荷生物醫學與信息工程學院，沈陽 100819;2.中科院深圳先進技術研究院，廣東 深圳 518055;3.教育部醫學影像重點實驗室，沈陽 110819)

如今的超聲信號采集要求高速，高精度，數據流量比較大，而大規模可編程器件FPGA 具有體積小、改動靈活方便、性能高、功耗低、效率高的特點［1］，所以相對于單片機和其他嵌入式系統，采用FPGA芯片在超聲成像系統中完成數控部分的功能是一種理想的解決方案。而USB 數據采集技術在國內外已處于高速發展階段，尤其是在高速數據傳輸、高實時性、高同步性等方面［2］。

近年來，已經報道了一些應用于生物醫學信號采集的前端集成電路設計［3－5］。然而，這些設計中要么沒有集成ADC，要么不支持多通道采集［6］。

本系統利用ADS6122 的單電源、低功耗、12 bit、最高采樣頻率達65 MHz 等特點，結合雙通道單刀雙擲(SPDT)模擬開關TS3A24157 設計了一種多通道的超聲數據采集電路;并且利用USB2.0 高速的特點將采集電路中得到信號上傳至PC 機。本采集系統除了對高頻信號進行單通道采集應用外，也可以應用在低頻信號(f ＜1 MHz)多通道分時采集且能夠保持信號采樣精度，因此能夠廣泛用于不同帶寬的信號采集系統中。以滿足系統功能性能需求為前提，FPGA 芯片選擇的是采用Altera 公司的Cyclone 系列芯片EP1C6Q240C8 器件，USB2.0 傳輸橋芯片則是Cypress 公司的CY7C68013A(EZ-USB FX2，簡稱FX2)。采用VHDL 編寫，利用Quartus II進行了設計和仿真驗證，最后經過Signal Tap II 邏輯分析儀對內部信號進行驗證和評估。

1 系統整體設計

以FPGA 作為系統的主控制芯片，總共分為通道選擇模塊，A/D 轉換模塊和USB 數據傳輸模塊，分別完成對輸入模擬信號的通道選擇，A/D 轉換和數據傳輸三大功能。

如圖1所示，本設計的主要思路是:首先在FPGA 的時序控制下，外部設備提供的模擬信號進入模擬開關，可以選擇模擬信號的通道數和輸入通道，通道的選擇既可以通過設置與模擬開關相連的電阻值，也可以通過VHDL 語言來控制;被選擇的模擬信號通過差分變壓器將信號差分輸入到模數轉換器進行A/D 轉換，然后FPGA 將數據儲存于SRAM中，最后由FPGA 控制USB 傳輸芯片接口將采集到數據上傳給PC 機，以便上層軟件對數據進一步處理。

圖1 系統整體設計框圖

2 系統實現

系統由外部50MHz 的晶振提供時鐘源，經過FPGA 內部的PLL(鎖相環)將時鐘分配給ADS6122和CY7C68013A，作為A/D 轉換模塊和USB 數據傳輸模塊的時鐘信號。

如圖2所示，在FPGA 對模擬開關的控制下，模擬輸入信號通過雙通道進入ADS6122;在采樣時序控制下，進行12 bit 的A/D 轉換，并且將數據儲存于SRAM 中，最后通過USB2.0 采用從屬FIFO 方式將數字信號上傳給PC 機。由于A/D 轉換完的數據是12 bit 的數字信號，所以在存入SRAM 之前，在數據前4 位補零，以16 bit 數據方式上傳至SRAM。

圖2 FPGA 系統控制框圖

2.1 ADS6122 的結構

ADS6122 是一款由TI 公司于2008年發布的能應用于醫學成像系統中的高性能、低功耗ADC［7］。它采用單電源供電，只需要+3.3 V 的模擬電源和+1.8 V～+3.3 V 的數字電源，能夠更方便地應用于對電源要求不高的采集電路中。ADS6122 使用內部高帶寬的采樣/保持和一個低抖動時鐘緩沖器，從而使電路即使在輸入高頻率信號時也能實現高達71.6 dBFS 的SNR(信噪比)和89 dBc 的SFDR(無雜散動態范圍)。

ADS6122 的DDR LVDS 數據輸出模式的功能模塊［7］如圖3(a)所示，其中SHA為高性能采樣保持電路，CLOCK GEN模塊對時鐘進行處理;Reference模塊為ADS6122 內部提供參考電壓模塊;Digital Encoder and Serializer模塊是數字譯碼和串行器。Control Interface模塊負責對A/D 轉換工作的控制，FPGA 可以通過與此模塊的引腳連接從而控制ADS6122 工作模式。在輸出寄存器連接12 bit 的LVDS(低壓差分信號)數據輸出管腳。與LVDS 數據輸出模式不同的是CMOS 并行數據輸出模式的數據輸出緩存如圖3(b)所示。

圖3

2.2 多通道模擬輸入

通過VHDL 語言在FPGA 內部編寫一個通道帶寬分配器，分配給不同的通道進行A/D 轉換，再采用多個采集數據保持通道，然后進行分時保存和讀取，從而實現了多通道模擬信號共用一個采集和數據傳輸系統。提供了雙通道同時采樣，單通道最高采樣頻率可以達到65 MHz，雙通道任意1、2 組同時采樣，每通道采樣率為65 MHz 除以具體采樣通道總數，也就是說每個通道的采樣頻率至少可以達到32 MHz;對于頻率小于1 MHz 的輸入信號可以采用雙通道同時采集。本系統采用模擬開關控制多通道模擬信號的輸入，選擇了TI 公司的雙通道單刀雙擲(SPDT)模擬開關TS3A24157。

如圖4所示，系統通過控制輸入控制端IN1和IN2 的電平狀態，控制兩個輸出通道COM1和COM2的輸入口。當IN 接高電平時，NO 端和COM 端連通，NC 端和COM 端斷開;當輸入控制端IN 連接低電平時，NC 端和COM 端連通，NO 端和COM 端斷開。

圖4 模擬開關原理圖

FPGA 控制COM1和COM2 的狀態實現通道的選擇，也可以通過控制電阻R15和R16的值來控制信號的輸入通道。一旦通道選擇完畢，信號自動輸入ADS6122 開始數據轉換。在每個通道的信號輸入模擬開關之前都添加了一個偏置，以確保輸入信號的穩定性。

當通道選擇完成后，輸入的模擬信號在一個1∶1的RF 變壓器作用下轉變成差分信號，分別從INP和INM 輸入到ADS6122。如圖5所示。

圖5 ADS6122模擬輸入電路設計

為了保護由RF 變壓器漏感產生的采樣回路，采用了兩個50Ω 的電阻(R13，R14)串聯連在變壓器的二次側。而變壓器的中心點連接到ADS6122 的1.5 V 共模引腳VCM 上。R13和R14的電阻值小于100Ω 是為了給ADC 提供一個低阻抗的共模開關電流。

2.3 模數轉換電路及控制

ADS6122 有兩種數據輸出模式:并行CMOS 數據輸出和DDR LVDS 數據輸出，能夠滿足不同設計需求，本系統采用了并行CMOS 數據輸出模式，以便能快速地將數據存入SRAM 中。ADS6122 還擁有兩種工作模式:并行接口控制工作模式和串行接口控制工作模式，用戶可以選擇其中一種工作模式實現A/D 轉換。

對于ADS6122 共有5個控制引腳(RESET，SCLK，SDATA，SEN，PDN)分別連接到FPGA，由FPGA 實現對A/D 轉換的初始化控制(包括ADS6122的復位，工作模式設置，參考模式設置和輸出數據模式的設置)和A/D 轉換時序控制。FPGA 與ADS6122和模擬開關的連接圖如圖6所示。

圖6 A/D 轉換模塊與FPGA 的連接

2.3.1 并行接口控制模式工作狀態

通過調節與FPGA 連接的電阻值來選擇控制模式。并行控制模式要一直將RESET 引腳保持為高電平(DVCC)，然后通過SEN、SCLK、SDATA和PDN連接不同的電平來控制其工作狀態。既可以直接在電路板上設置各個控制信號的狀態，也可以采用VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)編程來實現。設置的各個引腳及工作狀態如表1所示。

表1 并行接口控制模式工作狀態

在ADS6122 中設置增益是為了提高采集過程中的SFDR 性能，但與此同時又不可避免的降低了SNR;在本系統中，由于采集的超聲輸入信號達到5 MHz，此時0 dB 增益和3.5 dB 增益的SFDR 相同，但是相對于0 dB 增益情況下，3.5 dB 增益的SNR卻有明顯的降低，所以最終選擇了0 dB 增益。

2.3.2 串行控制模式工作狀態

在ADS6122 內部有8個配置寄存器，寄存器的前5 位是地址位，后11 位是控制數據位。在串行控制模式下可以通過設置引腳SEN、SCLK、SDATA和RESET 的值來實現采集狀態。其中，引腳SEN 是串行控制模式的使能引腳，SCLK 相當于時鐘信號引腳，SDATA 則是數據引腳［3］。串行控制模式的工作時序圖如圖7所示。

圖7 串行控制模式時序圖［7］

串行控制模式的寄存器有8個，地址分別是0x00，0x04，0x09，0x0A，0x0B，0x0C，0x0E和0x0F。由于本設計采用的是并行CMOS 數據輸出方式，所以只用了其中的0x00，0x04和0x0F 這三個寄存器來進行模式的設置，具體設置如表2所示。

表2 串行接口控制模式寄存器控制

由于當DRVDD ＞2.2V 時，一般采用默認的輸出緩存驅動模式［7］，而本設計采用的電源是3.3V，所以采用了默認模式，即輸出默認的緩存驅動力。

2.4 數據傳輸及控制

在Slave FIFO 數據傳輸中，FPGA 起主要的控制器作用，CY7C68013A 則相當于一個從設備。將傳輸到其內部的經過模數轉換后的數字信號通過一個1 024 ×16 bit 的FIFO，寫入CY7C68013A 中，再傳輸至上位機。

CY7C68013A 主要包括USB2.0 收發器、串行接口引擎(SIE)、4 kbyte 的FIFO 存儲器、I/O 口、增強型8051、16 kbyte 的RAM、數據總線、地址總線和通用可編程接口(GPIF)［8］。

2.4.1 USB 與FPGA 的FIFO 方式連接

從屬FIFO模式傳遞數據中的FPGA 與USB 連接如圖8所示。

圖8 FPGA和EZ-USB FX2 的從屬FIFO模式的連接

IFCLK為接口時鐘，它是與A/D 轉換產生的輸出時鐘是同步的;FLAGA-FLAGD為FIFO 標志管腳，用于映射FIFO 的當前狀態;FD［15:0］為16 bit雙向數據總線;FIFOADR［1:0］用于選擇和FD 連接的端點緩沖區(00 代表端點2，01 代表端點4，10 代表端點6，11 代表端點8);SLOE 用于使能數據總線FD 輸出;SLRD和SLER 分別作為FIFO 的讀寫通選信號;FPGA 可以通過使能PKTEND 管腳向USB 發送一個IN 數據包，而不用考慮該包的長度。

2.4.2 VHDL 實現數據傳輸

在控制USB 數據傳輸的過程中，主要是調節FPGA和USB 與SRAM 之間的通信。利用USB 中的中斷INT1 來實現數據的上傳。

SRAMFD ＜=("0000"＆ ADC_DIN)when PA1_INT1=＇0＇else(others=＞＇Z＇);//當中斷關閉時，數據輸入SRAM 中

FX2FD ＜=SRAMFD when PA1_INT1=＇1＇else(others=＞＇Z＇);//當中斷開啟時，數據從SRAM 中輸入到USB

SRAMADR ＜=sr_wradr when sr_wrdir=act_on else sr_rdadr;//當SRAM 數據傳輸方向是寫狀態時，SRAM 的地址為寫數據地址，否則為讀數據地址。

3 系統軟件設計

3.1 固件程序設計

CY7C68013A 芯片的固件程序負責處理PC 機發來的各種USB 設備請求，并負責控制CY7C68013A 與外圍電路進行數據傳輸。主要包括以下5 項工作［9］:初始化工作、對設備進行重新列舉、響應中斷，并對中斷作相應的處理、數據的接收與發送和外圍電路的控制。

CY7C68013A 固件的典型程序框架如圖9所示［10］。這個框架實現了與USB 兼容的外圍設備所需的基本功能。通過逐步的擴充，進而健全所需要的其它功能。

上電復位時，固件先初始化一些全局變量，接著調用初始化函數TD_Init()，初始化設備到沒有配置的狀態后打開中斷，循環1 s 后重枚舉，直到端點0接收到SETUP 包退出循環，進入循環語句while，執行任務函數，包括:

圖9 固件構架流程

(1)TD_POLL()用戶任務調度函數;

(2)如果發現USB 設備請求，則執行對應的USB 請求;

(3)如果發現USB 空閑置位，則調用TD_Suspend()掛起函數，調用成功則內核掛起，直到出現USB 遠程喚醒信號，調用TD_Resume()，內核喚醒重新進入while 循環。

Void TD_Init(void):負責對USB 進行初始化。設置USB 接口模式選用Slave FIFO模式，采用EP2為4 緩沖的輸出端口，EP6為4 緩沖的輸入端口。

Void TD_Poll(void):在設備運行過程中，通過設置一個死循環，該函數不停的被重復調用。

3.2 主界面程序

主機引用程序的編寫使用VC 編譯環境中的API 函數實現。首先必須查找并打開設備，然后下載固件程序，當按鍵“開始采集”被點擊時，再進行數據讀取和控制操作;最后關閉設備句柄。

(1)打開設備程序

(2)向固件發送數據命令，固件響應

(3)讀設備函數

4 系統測試結果

為了驗證本系統的采集工作功能和性能，使用了Altera 公司的專用FPGA 綜合、調試軟件Quartus II 10.0，利用嵌入式邏輯分析儀(Signal Tap II Logic Analyzer)來驗證ADC 功能模塊的工作情況，也驗證了所采集數據的正確性;同時對比Signal Tap II所示數據(波形)與上層應用軟件的數據(波形)，來判別USB2.0 數據傳輸的可靠性。

當單通道輸入頻率為1MHz，幅度為1V 的正弦信號時，對應的采樣頻率設置為50 MHz，采樣深度為1 kHz，在串行控制模式下的邏輯分析儀結果如圖10(a)所示，將此信號上傳致PC 機上的結果如圖10(b)所示。

對比圖10(a)和10(b)，可以看出，得到的正弦信號是很穩定的。

結果表明對于1MHz 的正弦信號輸入，測試得到的模數轉換結果是很可靠的。經過分別對2 MHz、5 MHz、7 MHz和10 MHz 的模擬信號輸入的測試和驗證，得到的結果是:當信號高于7 MHz 時，采集到的信號最后兩位數據有失真。

最后，將5 MHz 超聲探頭發出的信號在水中傳輸，撞到水箱壁之后的回波信號單通道輸入該采集系統中，用Signal Tap II 采集到的信號如圖11所示，上面的波形是超聲波，下面的是采集得到的12 bit 數字信號。

圖10

圖11 超聲信號采集圖

5 結論

本文將ADS6122 與FPGA 結合，設計了一個可選擇的多通道、12 bit 的信號采集和傳輸系統，單通道最高采樣頻率可達65 MHz，在FPGA 內部設置一個通道帶寬分配器，分配給不同的通道進行A/D 轉換，再采用多個采集數據保持通道，然后進行分時保存和讀取，從而實現了多通道的數據采集和傳輸系統。本文詳細介紹了A/D 轉換模塊和USB2.0 數據傳輸模塊，包括整個模塊的電路設計和軟件設計。

ADS6122 有很好的模數轉換性能，但在實際應用中的效果受多方面因素影響。但是在實際應用中應該注意:ADS6122 的12 bit 輸出數據既可以是標準二進制也可以是二進制補碼，在應用時要對其進行設置;由于ADS6122 是高速模數轉換器，各種噪聲對A/D 轉換影響很大。為了減小對高速電路的影響，可在實際應用中采用多層板。在模擬電源和模擬地、數字電源和數字地之間最好采用10μF 鉭電容和0.1μF 陶瓷電容并聯去耦［11］。模擬信號線要講求最短布線法則，且要限定在模擬區域內。晶振的輸入輸出線要盡量短，減少噪聲干擾。

最后得到的采集結果證明，該系統性能良好，功耗小，傳輸速度快，采集精度高，可靠性強。能夠基本滿足輸入頻率小于7MHz 的多通道超聲信號采集要求。

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