用于低噪聲CMOS圖像傳感器的流水線ADC設計及其成像驗證

鄧若漢 ， 徐 星 ， 王洪彬 ， 余金金 ， 陳世軍 ， 陳永平

（1.中國科學院 上海技術物理研究所 中國科學院紅外成像材料與器件重點實驗室，上海 200083；2.中國科學院研究生院 北京 100039）

CMOS圖像傳感器（CMOS image sensor， CIS）在近二十年來取得了飛速的發展，得益于有源像素傳感器（Active Pixel Sensor）的出現、相關雙采樣技術（Correlated Double Sampling）的發明以及工藝的進步等[1-5]，用于低噪聲應用領域的CMOS圖像傳感器也取得了長足的發展。由于CMOS傳感器具有先天的低成本、易于集成等優點，CMOS傳感器在低噪聲應用領域也已引起了越來越多的關注。目前，在低噪聲CMOS圖像傳感器的研究領域，除研究其噪聲外，數字化也是它的一個重要的研究方向。

文中介紹了一種適用于低噪聲CMOS圖像傳感器芯片級模數轉換的流水線型ADC，根據低噪聲CMOS圖像傳感器的系統要求，文中設計的ADC的分辨率為12 bit，速度為10 Msps，采用了每級1.5 bit、共11級的流水線型結構。在該ADC完成設計仿真后，基于0.5 μm標準CMOS工藝進行了流片。最后在PCB板級電路上用該ADC對一個自主設計的模擬輸出的CMOS圖像傳感器進行了模數轉換，并基于自主設計的成像測試系統完成了CMOS圖像傳感器的成像。

1 ADC設計指標及框架

根據自主設計的低噪聲CMOS圖像傳感器的系統要求，可以確定流水線ADC的設計指標。表1給出了該設計的具體設計指標。

表1 流水線ADC的設計指標Tab.1 Design requirements for pipeline ADC

由于該ADC設計目標為應用在自主設計的低噪聲CMOS圖像傳感器的芯片級，因此其速度和精度都應盡可能的高，以達到芯片系統低噪聲和速度的要求。而由于其工作在芯片級，其功耗和面積的要求則可以相對寬松一些。因此本設計采用了11級，1.5 bit每級的結構，雖然這種結構在功耗上會有所增加，但是可以降低比較器的比較精度帶來的影響，同時也降低了對第一級采樣保持電路運放的要求。本文設計的ADC的結構框圖如圖1所示，在該ADC11級結構中的前10級電路中，每級電路包括子模數轉換器（ADC）、子數模轉換器（DAC）、求和電路、余量放大器以及采樣保持電路，其中由于子DAC、采樣保持電路、求和電路以及余量放大電路一般都由一個開關電容電路實現，因此該電路模塊常被統稱為乘法型數模轉換器 （Multiplying digital to analog converter， MDAC），第 11 級電路為一個 2 bit的 flash ADC。在兩組互不相交時鐘CLK1和CLK2的控制下，每級電路都產生了數字輸出，這些輸出在經過數字位對齊和數字校準后得到最終的數字輸出。

圖1 流水線ADC結構框圖Fig.1 Architecture of pipeline ADC

2ADC各模塊設計

2.1MDAC設計

MDAC電路是流水線ADC設計中非常重要的部分，它在ADC中實現的功能包括采樣保持、數模轉換、減法和余量放大等，一般采用開關電容技術實現，由模擬開關、電容和跨導運算放大器（OTA）構成，其電路圖如圖2所示。其工作原理是：用MDAC的采樣保持對前級余量電壓進行采樣；將其采樣電壓與本級子DAC的輸出電壓進行減法運算；將減法運算得到的余量電壓通過余量放大器進行放大。

在流水線ADC結構中，第一級的MDAC的要求最高，隨著級數的增加，要求不斷降低。對于一個12位、10 Msps采樣率流水線ADC，以第一級MDAC為例，該電路需滿足的總體指標為：精度12 bit，采樣率10 Msps。而在MDAC設計中，最關鍵的是余量放大器設計，本文以第一級余量放大器的設計為例來說明整個設計，其中采用的余量放大器的結構如圖3所示。余量放大器工作在閉環狀態，要求其有限直流增益造成的誤差小于1/2LSB，即有：

圖2 MDAC電路設計圖Fig.2 Circuit structure of MDAC

式中A0為開環增益，N為ADC分辨率，β為反饋系數。

另外，由于余量放大器有限的帶寬，因此對輸入電壓響應需要經過一定的時間才能趨于穩定。在采樣頻率為f的ADC中，要求信號在二分之一的時鐘周期內達到所需的精度（即誤差小于1/2LSB），即有：

式中GBW為單位增益帶寬，N為ADC分辨率，β為反饋系數，f為采樣頻率。

對于本文的 ADC 設計有：N=12， β=1/2，f=10 MHz，因此由公式（1）和公式（2）可得，用于本文第一級MDAC的余量放大器應滿足：開環增益需大于84 dB，單位增益帶寬需大于58 MHz。綜合考慮到輸入信號擺幅、流片工藝和功耗等要求，本文的余量放大器采用了折疊共源共柵的運放結構，仿真結果表示，該結構可滿足設計要求。

圖3 運量放大器結構Fig.3 Circuit structure of amplifier

2.2 比較器設計

流水線ADC由于采用了校正電路，對比較器失調電壓的要求放寬了。對于1.5 bit每級的電路，設參考電壓為1 V，則它的失調電壓放寬為125 mV。本ADC中從第1級到第10級電路都采用了動態比較器，因為其失調電壓小于可校正的最大失調電壓，同時它具有較快的速度和較低的功耗。該電路的原理圖如圖4所示，它包括一個由rst信號控制的快速復位電路、信號輸入的預防大電路、鎖存比較器以及輸出反相器組成。

圖4 比較器電路Fig.4 Comparator circuit

2.3 數字位時間對齊及數字校準電路設計

由于流水線ADC每級電路產生數字代碼的時間不同，因此，在進行數字校正之前，必須先對其進行延遲，所以在數字校正電路之前必須要有數字延遲電路。完整的輸出數字時間對齊及數字校正電路如圖5所示，其中圖的左邊為數字位時間對齊電路，圖的右邊為數字校準電路。

2.4 時鐘控制電路設計

流水線ADC對于時序要求比較高，為了確保流水線ADC正常工作，要求前后兩級不同時工作在采樣狀態和保持狀態，至少需要一對兩相不交疊時鐘。文中設計的時鐘信號電路如圖6所示。相比一般的采用器件延時來設計時鐘控制電路[6]，本文采用了在電路引入電容的方式來確定時鐘延時，盡管這樣做會在版圖上多占用了一些面積，但是其好處是設計的兩相不交疊時鐘非常穩定，時鐘可以根據電容值選取的大小而更為合理的錯開。

圖5 數字位對齊及數字校準電路Fig.5 Circuit structure of digital error correction and bit alignment

3 芯片版圖

該芯片使用0.5 μm標準CMOS工藝進行流片，版圖的設計綜合考慮了混合信號電路布局、匹配設計和抗干擾設計等。布局采用數模分離，數字電路加保護環；匹配設計采用了共心對稱設計、比例單元設計和添加啞元元件等技術。芯片版圖如圖7所示，帶PAD的整體芯片面積為3.55 mm@2.9 mm，其中上部分為數字位對齊和數字校準電路，中部為各級流水線，右側為時鐘產生電路，下部為信號輸入和其他電路。

4 成像系統及其成像結果

4.1 成像系統硬件組成

低噪聲、高幀頻的CMOS圖像傳感器成像，除了對PCB測試板的設計要求較高外，也對測試系統的構成也提出了較高的要求。本成像系統的電學硬件系統框圖如圖8所示。該電學硬件系統的基本工作原理是：

圖6 時鐘產生電路Fig.6 Circuit structure of timing generate module

圖7 ADC設計版圖Fig.7 Layout of ADC

1）在PCB板上用基于CPLD設計的時鐘波形來控制板上的CMOS圖像傳感器芯片和ADC芯片協同工作，并在此過程中生成幀同步信號和ADC時鐘信號交予數字采集卡作為采集卡的外觸發和外時鐘信號。

2）在ADC芯片將CMOS圖像傳感器產生的模擬信號進行模數轉換后，其數字信號經緩沖芯片緩沖輸出至數字采集卡。

3）數字采集卡在幀同步信號控制下進行重復觸發采樣，在采集卡收集到一定數據后將采集到的數據傳送到主機中，然后用成像軟件進行分析，給出動態的成像圖片。

圖8 成像測試系統的硬件系統框圖Fig.8 Schematic of hardware for the image system

4.2 成像系統軟件設計

本測試系統軟件采用Labview編程，Labview是一種圖形化的編程語言的開發環境，廣泛地被工業界、學術界和研究實驗室所接受，視為一個標準的數據采集和儀器控制軟件。

本系統中利用Labview的虛擬儀器（virtual instrument）實現對數據采集卡的數據采樣控制、對采集到的數據進行信號處理以及動態成像，圖9為成像軟件的界面圖，其工作模式和原理是：

1）在控制數字采集卡的程序中，將始終和觸發設置為外時鐘采樣以及外觸發重復觸發采樣模式，以實現成像信號幀同步和保證采集卡采樣與ADC輸出的同步。

2）在將采集到的數據轉化為U16數字格式數組后，對這些信號進行灰度值處理，程序設計了兩種灰度調節模式：固定的灰度轉換和灰度自動調節，此外程序還設計了可選的反色、圖像翻轉、圖像放大等功能。

3）在數據進行信號處理后，完成對采集數據的二維灰度值成像，這些信號處理和成像程序都置于while循環中，因此可根據延時設置成像刷新的幀頻，實現動態成像。

圖9 成像軟件界面圖Fig.9 Photo of software system

4.3 成像結果

用本文設計的ADC對模擬輸出的CMOS圖像傳感器進行模數轉換后，基于自主設計的成像系統，進行了實時成像實驗，成像結果如圖10所示，可以看出，畫面清晰，層次感分明。

圖10 實時成像圖Fig.10 Photo of real-time image

5 結束語

文中設計了一種可應用于低噪聲CMOS圖像傳感器芯片級模數轉換的 12 bit、10 Msps流水線 ADC，并基于 0.5 μm標準CMOS工藝進行了流片。最后在PCB板級電路上用該流水線型ADC完成了CMOS圖像傳感器的模數轉換，并基于Labview和數字采集卡系統實現了CMOS圖像傳感器的成像，成像結果表明，該ADC可滿足低噪聲CMOS圖像傳感器芯片級模數轉換器的要求，下一步可將CMOS圖像傳感器和該ADC合并設計在一個芯片上進行流片。

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