時鐘網(wǎng)格與時鐘樹設(shè)計方法對比研究

李春偉

（北京華大九天軟件有限公司 北京 100102）

目前芯片性能受片上偏差[1]影響，主要原因為在同一die上atom的數(shù)目和位置差異；晶體管channel的長度和寬度差異；氧化層厚度差異；隨著工藝日益發(fā)展，這種差異對芯片產(chǎn)生的影響越來越明顯和嚴(yán)重，傳統(tǒng)的OCV derate設(shè)計方法也需要越來越嚴(yán)格以確保設(shè)計芯片的性能，但是這種嚴(yán)格的約束可能需要損失部分芯片性能作為代價，對于時鐘處理方法，傳統(tǒng)的時鐘樹設(shè)計方法受OCV影響嚴(yán)重，基于此時鐘網(wǎng)格設(shè)計的優(yōu)點就凸顯了出來。文中對時鐘樹設(shè)計方法與時鐘網(wǎng)格設(shè)計方法進(jìn)行了對比分析驗證。

1 時鐘網(wǎng)格與時鐘樹設(shè)計方法概述

時鐘樹綜合是ASIC后端設(shè)計中的一個重要環(huán)節(jié)。隨著工藝尺寸的不斷減小，時鐘樹綜合也給后端設(shè)計提出了很多新的問題。特別是進(jìn)入65 nm及后的40 nm工藝下，時序收斂更加成為了后端設(shè)計的主要瓶頸，引起了很多后端設(shè)計的關(guān)注。時鐘樹設(shè)計中時鐘偏移成為限制系統(tǒng)時鐘頻率的主要因素。

傳統(tǒng)的時鐘樹綜合技術(shù)是在時鐘結(jié)構(gòu)中插入反向器和緩沖器樹來達(dá)到時鐘到達(dá)時間的設(shè)計要求，這種方法在EDA工具流程中能夠被很好的支持和實現(xiàn)，也被廣泛采用；時鐘網(wǎng)格技術(shù)是通過在時鐘結(jié)構(gòu)中應(yīng)用更加相似類型的驅(qū)動器實現(xiàn)更低的時鐘偏移方法，它的設(shè)計方法相對比較復(fù)雜，下面將進(jìn)行詳細(xì)的對比分析。

圖1為傳統(tǒng)時鐘樹設(shè)計與時鐘網(wǎng)格設(shè)計對比圖。

圖1 設(shè)計結(jié)構(gòu)圖Fig.1 Design figure of structure

傳統(tǒng)時鐘樹[2-4]含有時鐘源，時鐘樹單元，門控單元，以及緩沖單元和負(fù)載單元；時鐘網(wǎng)格結(jié)構(gòu)則包含時鐘源，pre-mesh驅(qū)動單元，mesh驅(qū)動單元，mesh-net，門控以及mesh接收和負(fù)載單元。

兩種設(shè)計方法主要的區(qū)別在于時鐘網(wǎng)格結(jié)構(gòu)具有meshnet，并且作為多驅(qū)動net連接mesh驅(qū)動單元，設(shè)計結(jié)構(gòu)需要連接一組驅(qū)動單元來驅(qū)動大規(guī)模的RC mesh網(wǎng)絡(luò)。Mesh-net的主要作用在于平滑不同mesh驅(qū)動單元到達(dá)它的有效時間，從而為降低時鐘偏移時間奠定了良好的基礎(chǔ)。

與傳統(tǒng)時鐘樹結(jié)構(gòu)相比，時鐘網(wǎng)格[5]設(shè)計具有低skew[6]，抗OCV影響效果明顯的優(yōu)點，主要應(yīng)用于高性能芯片產(chǎn)品中，其缺點是功耗比較大，所以設(shè)計mesh的挑戰(zhàn)就在于如何在降低功耗的基礎(chǔ)上獲得最低的skew結(jié)果，另外時鐘網(wǎng)格結(jié)構(gòu)設(shè)計起來比較復(fù)雜，需要占用更多的布線資源。

時鐘網(wǎng)格設(shè)計的另一個關(guān)鍵點在于設(shè)計結(jié)果的仿真分析，與時鐘樹結(jié)構(gòu)相比其需要利用仿真工具進(jìn)行仿真結(jié)果分析。

2 時鐘網(wǎng)格抗OCV分析

第一節(jié)已介紹芯片設(shè)計中OCV的影響原因分析，下面從時序分析的角度詳細(xì)闡述對建立時間及保持時間的影響。

2.1 建立時間

當(dāng)計算觸發(fā)器的到達(dá)時間（A點），如圖2所示，如果時序分析時，不考慮OCV的影響，時鐘路徑上的時鐘驅(qū)動器（Clk_1_2）與數(shù)據(jù)路徑上的驅(qū)動器（Clk_1_1）在晶片上的距離很遠(yuǎn)時，就會發(fā)生一個潛在的制造性問題，將有可能造成（Clk_1_2）比（Clk_1_1）還早一點到的狀況，而這種狀況在STA分析時會被忽略，從而造成芯片的潛在性能問題。

圖2 建立時間Fig.2 Setup time

2.2 保持時間

如圖3所示，在兩個觸發(fā)器中有一條很短的邏輯路徑，與建立時間相似，在分析保持時間時，只考慮到負(fù)載與寄生參數(shù)，而沒有考慮OCV影響，同樣會產(chǎn)生時序問題。

圖3 保持時間Fig.3 Hold time

從圖1可以看出，對于傳統(tǒng)時鐘樹設(shè)計方法，從時鐘源到負(fù)載單元只有很少部分的路徑可以共享，而對于時鐘網(wǎng)格結(jié)構(gòu)，對于所有的負(fù)載單元，從時鐘源到mesh net全部是共享路徑，只有從mesh net經(jīng)過門控單元和接收單元到負(fù)載單元的路徑會受到OCV的影響，而共享部分路徑幾乎是不受影響的。

依據(jù)設(shè)計工藝與設(shè)計經(jīng)驗，OCV系數(shù)從為5%-10%，假設(shè)典型值設(shè)為7%，對于setup檢查，launch路徑增加insert delay的 7%，capture路徑減少 insert delay的 7%，skew值都假設(shè)為insert delay的2%，對于時鐘網(wǎng)格結(jié)構(gòu)，一般來講這個值是很悲觀的，在這種情況下，參考圖4分析結(jié)果，傳統(tǒng)時鐘樹設(shè)計受OCV影響為時鐘網(wǎng)格受OCV影響的4倍。并且隨著設(shè)計工藝的不斷減小，這種影響會更加顯著。

圖4 OCV影響對比圖Fig.4 OCV contrast figure of influence

3 設(shè)計實例分析

對一90 nm工藝電路進(jìn)行了時鐘網(wǎng)格與時鐘樹設(shè)計方法對比，表1為比較結(jié)果，驗證了以上分析的正確性。本設(shè)計采用兩層時鐘網(wǎng)格設(shè)計，圖5為結(jié)構(gòu)示意圖。

圖5 多級時鐘網(wǎng)格結(jié)構(gòu)圖Fig.5 Multi-level clock mesh figure of structure

表1 結(jié)果分析對比Tab.1 Result analysis and contrast

4 結(jié) 論

隨著深亞米工藝的不斷發(fā)展，OCV對芯片性能的影響日益顯著，時鐘網(wǎng)格設(shè)計相對于傳統(tǒng)時鐘樹設(shè)計方法，不僅有skew值小，同時更重要的是其抗OCV的影響效果顯著。實例分析驗證了理論分析的正確性，即時鐘網(wǎng)格設(shè)計同時保證了芯片設(shè)計的性能和穩(wěn)定性。

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