基于FPGA的數據采集系統設計

張 博，段哲民

（西北工業大學 電子信息學院，陜西 西安 710072）

常用的數據采集方案[1]往往采用單片機或DSP（數字信號處理器）[2]作為控制器，控制ADC（模數轉換器）、存儲器和其他外圍電路的工作。但由于單片機本身的指令周期以及處理速度的影響，難以達到多通道高速數據采集系統的要求，DSP雖然可以實現較高速的數據采集，但其速度提高的同時，也提高了系統的成本；并且單片機和DSP的各種功能要靠軟件的運行來實現，執行的速度和效率較低，軟件運行時間在整個采樣時間中占很大的比例。而FPGA（現場可編程門陣列）在高速數據采集方面有單片機和DSP無法比擬的優勢，FPGA具有時鐘頻率高，內部延時小，全部控制邏輯由硬件完成，速度快，效率高，組成形式靈活等特點。因此，本文以FPGA作為核心處理器件，進行了數據采集的過程。

1 數據采集系統原理

圖1是一個模擬信號的數據采集系統框圖。

由圖可知，系統主要由以下5個部分組成：

圖1 模擬信號數據采集系統框圖Fig.1 Structure diagram of the analog signal data acquisition system

第1部分是放大器電路。程控放大器的作用是將傳感器產生微弱的模擬信號進行放大處理。放大器把信號放大到與A/D轉換器滿量程電壓相應的電平值，以便充分利用A/D轉換器的分辨率，放大器的放大倍數可以通過設計放大電路來進行實時控制[3]。

第2部分是A/D模數轉換電路。其功能是將放大后的模擬信號轉換為計算機能夠識別的數字信號。A/D轉換器是采樣通道的核心，所以A/D轉換器是影響數據采集系統采樣速率和精度的主要因素之一。

第3部分是數據緩存電路。A/D轉換后的數據信息一般不能直接傳送到計算機，所以在讀入計算機或其他處理設備之前應該增加數據緩存模塊，這樣能有利于將數據連續的送入計算機。

第4部分是時序邏輯控制電路。它可以控制程控放大器、A/D模數轉換器、數據緩存等單元，并實現與計算機的通信。

第5部分是接口電路。接口電路是數據緩存區的數據傳輸至計算機等設備的紐帶[4]。

2 系統硬件設計

本系統主要研究對模擬信號的數據采集，根據系統的要求與功能的實現，FPGA數據采集系統的總體方案設計結構框圖如圖2所示。

圖2 總體硬件框圖Fig.2 Structure diagram of the hardware system

在模擬信號采集的過程中，模擬信號輸入給A/D轉換器，然后經模數轉換之后將8bit的數字信號直接輸出給FPGA進行處理。在FPGA中設計了數據緩沖器FIFO和數據存儲器RAM以及和各級電路對應的的時鐘信號，以保證能夠實時的將ADC轉換過來的數據進行處理。其中，液晶屏可用于顯示被采集的波形，串口通信用于FPGA的在線調試與配置程序的加載，鍵盤用于控制操作[5]。

2.1 數據采集模塊

根據本系統對數據采集精度以及速度方面的要求，采用Texas Instruments改進快閃技術的先進的LinCMOS高速8位A/D轉換芯片TLC0820AC來完成采集過程。它由2個4位快閃轉換器，一個4位數模轉換器，一個加法（誤差）放大器，控制邏輯及一個結果鎖定電路構成。改進的快閃技術可使低功率集成電路在整個溫度范圍內（0～70℃）以1.18 μs（轉換率＞1 M）完成8位轉換。該芯片內部采樣和保持電路具有100 ns采樣窗，允許這些器件以高達100 mV/μs的斜升速率轉換連續模擬信號而無須外部采樣器件。TTL兼容的3態輸出驅動器及兩種工作方式允許與不同微處理器接口[6]。單一5 V電源，無須外部時鐘或振蕩器，最大功耗75 mV，兩種工作方式可選。具有差分基準輸入，數據轉化及存取時間為2.5個時鐘周期（MCU晶振選用12 M），最高采樣率20 M。其工作方式連接圖如圖3所示。

圖3 ADC電路設計Fig.3 ADC circuit design

2.2 數據處理模塊

FPGA在高速數據采集處理方面有單片機和DSP無法比擬的優勢，FPGA具有時鐘頻率高，內部延時小，全部控制邏輯由硬件完成，速度快，效率高，組成形式靈活等特點。因此我們選擇使用FPGA來進行數據的處理與控制。市場上FPGA的型號與類型非常多，根據本系統的要求，我們這里選擇Xilinx公司生產的Spartan-3系列XC3S400型號的芯片[7]。Spartan-3系列是基于Virtex-II FPGA構架，采用90 nm技術，8層金屬工藝，系統門數超過500萬，內嵌了硬核乘法器和數字時鐘管理模塊。從結構上看，Spartan-3系列將邏輯、存儲器、數學運算、數字處理器、I/O以及系統管理資源完美地集合在一起，使之有更高層次、更廣泛的應用[8]。其主要特性為：采用90 nm工藝，密度高達74880邏輯單元；最高系統時鐘為 340 MHz；具有 18×18的專用乘法器；核電壓為 1.2 V，端口電壓為3.3 V、2.5 V、1.2 V，支持24種I/O標準；高達520 kB的分布式RAM和18 972 kB的塊RAM；有片上時鐘管理模塊（DCM）；具有嵌入式XtremeDSP功能，每秒可執行3 300億次乘加。

2.3 輸出模塊

輸出模塊主要負責利用液晶顯示器顯示采集到的數據以便進入后續的處理，因此，需要連接有顯示模塊。液晶顯示屏常常采用12864，本系統選用了HS12864_15系列中文圖形液晶模塊，文字圖形可混合顯示且帶有字庫，其特征主要由其控制器ST7920決定，ST7920同時作為控制器和驅動器，它可提供33路com輸出和64路seg輸出。在驅動器ST7921的配合下，最多可以驅動256×32點陣液晶。

3 系統軟件設計

3.1 總體方案設計

FPGA數據采集系統的軟件總體方案設計流程圖如圖4所示。當FPGA、ADC以及12864顯示器初始化完畢之后，判斷是否有模擬信號輸入到ADC器件中，如果沒有，則等待信號的輸入；如果有，則ADC開始采集數據并轉換。轉換完成之后，送到FPGA芯片進行數據處理。然后，傳送到12864顯示器中進行波形的顯示。最后，再次判斷有無信號輸入到ADC中，如果有，則繼續進行下次的采集流程；如果沒有，則結束程序。

3.2 FIFO緩存設計

由于A/D轉換器、FPGA以及12864顯示器之間處理數據的速度不同，為了消除不必要的數據丟失與毛刺現象或者重復讀取，可以將處理后的數據暫時存入FIFO中。FIFO是一個先入先出的堆棧，利用FPGA內部強大的寄存器功能，設計了一個FIFO的數據緩沖器。

如圖5所示，A/D轉換器將轉換好的數據存入FIFO緩存中，FPGA檢測顯示器12864有無讀信號，如果有讀信號，則FIFO輸出信號給顯示器；如果沒有，則數據繼續存儲在FIFO中，等待被取走。

圖4 總體方案設計流程圖Fig.4 Flow chart of the software design

圖5 FIFO緩存設計流程圖Fig.5 Flow chart of the FIFO cache design

4 結束語

基于FPGA在高速數據采集方面有單片機和DSP無法比擬的優勢，FPGA具有時鐘頻率高，內部延時小，全部控制邏輯由硬件完成，速度快，效率高，組成形式靈活等特點。因此，本文研究并開發了一個基于FPGA的數據采集系統。本文中所提出的數據采集系統設計方案，就是利用FPGA作為整個數據采集系統的核心來對系統時序和各邏輯模塊進行控制。依靠FPGA強大的功能基礎，以FPGA作為橋梁合理的連接了ADC、顯示器件以及其他外圍電路，最終實現了課題的要求，達到了數據采集的目的。

[1]孫航.Xilinx可編程邏輯器件的高級應用與設計技巧[M].北京：電子工業出版社，2004.

[2]楊頌華，孫萬蓉，馮毛官，等.數字電子技術基礎[M].西安：西安電子科技大學出版社，2000.

[3]史林，趙樹杰.數字信號處理[M].北京：科學出版社，2007.

[4]黃志強.Xilinx可編程邏輯器件的應用與設計[M].北京：機械工業出版社，2007.

[5]杜慧敏，李宥謀，趙全良.基于Verilog的FPGA設計基礎[M].西安：西安電子科技大學出版社，2006.

[6]張義，陳敵北，周金圣.例說Protel 2004[M].北京：人民郵電出版社，2006.

[7]褚振勇，齊亮，田紅心，等.FPGA設計及應用[M].2版.西安：西安電子科技大學出版社，2006.

[8]Wayne W.基于FPGA的系統設計[M].英文版.北京：機械工業出版社，2005.