SOC設計SI分析優化方法研究

李春偉

（北京華大九天軟件有限公司 北京 100102）

SOC設計SI分析優化方法研究

李春偉

（北京華大九天軟件有限公司 北京 100102）

基于集成電路規模與設計工藝不斷發展的現狀，SI問題日益突出和嚴重。系統介紹了SOC設計SI的概念、分類及產生基理，根據電路工程設計經驗，重點闡述了在SOC設計SI的設計、優化、分析方法，介紹了利用EDA設計工具在芯片設計過程中對SI進行阻止、優化、分析的流程及方法，并對各種設計優化方法進行了利弊的對比分析，對芯片設計提供了很好的指導，結合EDA工具及合理的設計流程方法能夠有效的保證芯片設計的良率和性能。

信號完整性；雙倍間距；功能噪聲；延遲噪聲；時序窗口

隨著電子、通信技術的飛速發展，集成規模越來越大，I/O數越來越多；設計工藝尺寸不斷減小，布線密度不斷增加；時鐘速率越來越高，所有這些因素導致信號完整性[1]（SI）問題日益突出；也成為芯片設計一次性成功，性能穩定，達到設計要求的不能不考慮的重要因素之一，筆者對SI的概念，產生原因，及在工程設計中的方法進行了系統的闡述和分析，旨在為工程設計人員提供理論和設計指導。

1 SI概念

串擾噪聲分析[2-3]是SI分析的關鍵，分析耦合引起的串擾噪聲以同層相鄰金屬線為主，同層間的耦合電容可以通過下面的線間模型估算：

耦合電容＝線厚度×耦合長度×單位面積耦合電容的大小

其中：￡為真空電容率；k為相對介質相對介電常數；t為介質厚度，即線間距。異層間耦合電容較小，因為線寬減小和采用相鄰正交布線的策略都減小了耦合面積。

從噪聲角度，net分為入侵者與受侵者：

1）入侵者指對受侵者注入噪聲的net；

2）受侵者指由其相鄰一條或幾條net通過交叉耦合電容對其產生噪聲效應的net。

噪聲效應分為2種：

1）延遲噪聲；

2）功能噪聲。

當入侵者與受侵者同時翻轉時產生的噪聲為延遲噪聲，此種噪聲改變受侵net的延遲和slew（即transition）值。

功能噪聲產生情況為：受侵net為一穩態而施加于其上的噪聲使其產生glitch。此種glitch能夠傳播到穩定元件，如鎖存器，從而改變電路狀態導致功能錯誤，圖1為兩種噪聲產生原理圖。

圖1 噪聲類型Fig.1 Noise class

2 芯片設計中prevent SI

SOC芯片設計分為幾個階段對SI效應進行優化。

1）floorplan phase

避免congestion區域，尤其對于有多總線之間互連的memory模塊及BIST邏輯附近，比較容易產生擁塞，在進行布局規劃時要進行考慮以避免SI的產生。

2）place phase

設置合理的transition約束值，做到SI與時序的trade off；

避免使用太小驅動類型的單元；

在高扇出端口設置max-fanout約束，例如scan_enable、reset端口，另對高扇出端口進行buffer tree設計；

在受侵net上增加其單元的驅動能力；

設置max-cap約束，以在實現時考慮耦合電容對SI的影響。

3）route phase

避免長平行線的產生及增大之間的距離，利用SI driven進行布線，以下為ICC命令

當使能crosstalk prevention時，為減小噪聲，在trackassignment phase，會利用簡化的串擾檢查器盡量避免平行的長線來避免噪聲的產生。

一般來講，時鐘線為高翻轉線，容易產生SI，傳統方法會為其設置double space及用地線屏蔽的方法，但如果route congestion比較嚴重的情況下，對所有這些線進行設置會占用很大的布線資源，所以可以先用PT-SI工具進行分析，只針對delta delay比較大的線進行約束設置。

3 芯片設計中fix SI

SOC設計包含以下幾種fix SI方法。

1）驅動類型優化；

2）插入 buffer單元；

3）雙倍間距；

4）屏蔽線。

如前面所述，噪聲包含功能噪聲和延遲噪聲，首先應修復功能噪聲，雙倍間距對于功能噪聲和延遲噪聲都比較有效，并且比屏蔽線方法更容易實現，同時比另外兩種方法具有更小的負面影響，因此利用此方法進行功能噪聲的修復。

延遲噪聲的修復，對于setup時間增大單元驅動類型比較有效，但要注意增大驅動類型可以使得比較弱的受侵net變成一條侵害net；對于hold時間插入buffer方法比較有效；雙倍間距對兩者都有效。

以下是ICC優化SI的參考腳本命令：

4 SI分析

對于噪聲分析，兩條net間串擾的影響很大程度上取決于它們timing-window的重合程度。例如，當入侵net翻轉而受侵net不翻轉，則對于受害net會產生一噪聲bump；當入侵net翻轉而受侵net也翻轉，則對于受侵net會有可能變慢也有可能變快。如果在同一個timing-window中有多個入侵net翻轉，則受侵net的噪聲影響將是所有入侵net的疊加效應。對于一個pin的timing-window的計算是考慮所有到達該pin的path中到達時間最早和最晚的情況的綜合。如果只有一條path到達該pin，則其timing-window會很窄。考慮timingwindow提高了分析的精度但可能會花費更長的時間。圖2為噪聲計算例圖。

圖2 噪聲計算Fig.2 Noise pulse calculation

ICC命令如下，

功能噪聲分析包含兩種：above-low；below-high（參考圖3模型）。above-low noise發生的條件為，當受侵net處于邏輯低電平，而入侵net處于從低電平到高電平的轉換狀態；同理，below-high noise發生在當受侵net處于高電平而入侵net處于從高電平到低電平的轉換狀態。當噪聲損害超過了工藝閾值則會引起邏輯錯誤從而導致電路不能正常工作。

圖3 穩態驅動模型Fig.3 Steady state driver modeling

ICC噪聲分析結果命令如下：

5 結 論

隨著深亞微米設計的不斷發展，SI[4-6]分析優化是芯片設計中不可缺少的設計步驟，尤其是最近幾年，不斷提高的創新邏輯設計使噪聲新問題從模擬和混合信號領域蔓延到純模擬和純數字設計領域，特別是當一個敏感電路要接收弱信號，而它又位于進行著各種計算、控制邏輯和有頻繁跳變信號的電路旁邊時，會影響敏感電路的工作及性能，甚至可以毀掉整個芯片。因此，在混合信號芯片上處理噪聲問題顯得尤為重要。筆者根據工程設計經驗，分析了在設計過程中的有效方法，SI的分析優化需要多次迭代才能滿足最后的時序約束設計要求。首先要盡量避免SI的產生，然后在對產生的SI問題進行優化，最后用sign off分析工具例如PTSI進行最后的分析驗證。

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ZHOU Ping，DAI Qing-yuan.Analysis and avoidance of crosstalk in IC design[J].Semiconductor Technology，2004（1）:56-59.

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Research of SI analysis and optimization for SOC design

LI Chun-wei
（Huada Empyrean Software Co.，Ltd.Beijing100102，China）

As the continuous development of integrated circuit design and the design process，SI Issues have become increasingly prominent and serious.Introduce the concept、classes and generated reason of SI （signal integrity）.In the base of circuit design experience， focus on the methods of prevent、fix and analysis during SOC design， analyze the disadvantage and advantage of every method.Can effectively guarantee the chip design and yield performance in the base of EDA tool and reasonable design method flow.

SI； double space； function noise； delay noise； timing window

TN492

A

1674－6236（2012）06-0026-03

2012-01-11稿件編號：201201043

李春偉（1981—），女，河北棗強人，碩士，工程師。研究方向：IC設計。