低壓差分信號接口的優化設計

寧合偉 甄國涌 任勇峰

(中北大學電子測試技術國家重點實驗室，山西 太原 030051)

0 引言

低壓差分信號(low-voltage differencial signal，LVDS)是一種小振幅差分信號技術，它使用幅值非常低的信號(約350 mV)通過一對差分PCB走線或平衡電纜傳輸數據。LVDS信號的幅值很小，因此信號的轉換更快，能以高達數百兆比特每秒的速度傳輸串行數據［1］;其特有的低振幅和恒流源模式驅動只產生極低的噪聲，消耗非常小的功率。此外，由于LVDS以差分方式傳輸數據，對共模噪聲有更好的抑制能力［2］。因此，LVDS接口在高速大容量數據傳輸方面越來越受到人們的重視。

由于LVDS的低幅值特性，其信號本身只能滿足短距離(不超過幾米)傳輸條件下數據高速傳輸的要求［3］。當傳輸距離較遠時，LVDS接口就會很容易失鎖。本文結合具體工程，分別從接口的電路和邏輯兩方面對該問題進行分析，并給出優化的設計方法。

1 工程背景

在某數據采集裝置中，使用LVDS接口作為數據通信接口，原理如圖1所示。

圖1 數據采集裝置原理圖Fig.1 Principle of the data acquisition device

在該數據采集裝置中，采編器接收外界的模擬信號，通過高速模數轉換器轉換為數字信號，數字信號通過LVDS接口下發到存儲器進行存儲。采編器到存儲器的連接線采用同軸電纜，長度為5 m。當傳輸速度提高到62 MB/s時，LVDS接口就會很容易失鎖。

2 接口電路優化設計

2.1 接口電路分析

在該接口中，LVDS串行器DS92LV1023和解串器DS92LV1224直接相連。該芯片組是美國國家半導體公司推出的10位總線型低壓差分信號芯片組。DS92LV1023的發送速度最高可達660 Mbit/s，信號幅值很低，只有 290 mVp-p，信號的傳輸距離有限［4］:若經同軸電纜(SYV-50-3-3系列，內部導體直徑0.9 mm，衰減系數≤4.0 dB/m)傳輸，其理論傳輸距離只有10 m左右［5］。

當傳輸距離較短時，LVDS接口的可靠性很好(當傳輸距離小于1 m時，芯片組沒有出現過失鎖的情況)，且差分信號的眼圖良好，經過大量的測試沒有出現失鎖或者丟數的現象。而當傳輸距離較遠或者同軸電纜的特性不是很好時，經電纜傳輸后的信號將會衰減或錯位，此時芯片組很容易出現失鎖的情況。經測量，當同軸電纜的長度達到3.3 m時，芯片組開始出現失鎖。

2.2 接口電路優化設計

為了克服上述問題，使信號傳輸得更遠而芯片組不失鎖，可以在接收端增加自適應電纜均衡器，對衰減后的信號進行恢復和增強?？紤]到存儲器的電路板很小，使用CLC006等大封裝的器件是不可能的。綜合考慮器件的封裝、功耗和速度，選擇DS15EA101作為該接口的電纜均衡器。

電纜均衡器的性能取決于發送器或電纜終端信號的幅值，對于特征阻抗為50 Ω的同軸電纜，最佳發射幅值為 800 mVp-p［6］，而 DS92LV1023 的發送幅值為290 mVp-p。因此，需要在發送端增加差分驅動器，以調節輸出信號的幅值。

與DS15EA101對應的差分驅動器為DS15BA101，它是一種高速差分驅動器，其輸出幅值可調。當使用同軸電纜作為傳輸介質時，驅動器輸出選擇單端模式，此時輸出電壓控制電阻Rvo選擇高精度487 Ω。這樣可將電纜延長至100 m以上，但具體的傳輸距離仍受串行傳輸速率和電纜特性的影響［7-8］。增加差分驅動器和電纜均衡器后的電路如圖2所示。

圖2 驅動器和均衡器使用原理圖Fig.2 Principle of the driver and equalizer

當同軸電纜的長度增加到15 m后，對電纜后端信號進行測量，結果顯示經電纜傳輸后信號眼圖的質量很差，有些部位的眼圖即將關閉。經過均衡器的恢復和增強，眼圖再次打開，經驗證芯片組不會失鎖。

高速信號傳輸的阻抗匹配是很重要的，圖2所示原理圖中的電阻R1、R2為阻抗匹配電阻，要求使用高精度電阻。當使用特征阻抗為50 Ω的同軸電纜作為傳輸介質時，其阻值分別為50 Ω和25 Ω。經過優化后的接口電路在長距離傳輸中很少出現失鎖的情況。

3 通信協議分析及邏輯的優化設計

3.1 LVDS接口通信協議

在該數據采集裝置中，如果輸入的模擬信號在一段時間內保持不變，盡管對接口的電路進行了優化設計，但LVDS接口偶爾也會失鎖。下面從接口邏輯的角度分析該問題。

LVDS接口通信為同步串行通信，采用起始位和結束位的形式來傳輸串行的數據流。LVDS的通信協議如圖4所示，其中C0為起始位，C1為結束位［9］。

圖3 LVDS通信協議示意圖Fig.3 Schematic of LVDS communication protocol

發送端將數據和時鐘信號一起發送到鎖存單元，并串轉換單元將兩個時鐘位(一高一低)內嵌在串行的數據流中，組成串行數據起始位和結束位，產生周期性的上升沿。當發送數據時，接收器自動搜索內嵌時鐘的上升沿。由于數據位的值是變化的，而時鐘位是不變的，因此接收器可以從串行數據流中檢測到時鐘的上升沿，從而同步。如果發送端重復發送相同的某種數據，接收器可能將數據位的上升沿錯誤地判斷為時鐘位的上升沿，造成接收器假鎖，從而導致失鎖［10］。

模數轉換芯片的的輸出為8位，而串行器的輸出為10位，高兩位通過硬件將其拉為高電平。當有數據要發送時，控制芯片發出時鐘信號，芯片組進行同步(消耗至少512個時鐘周期進行同步)，當同步信號變低后，控制芯片將數據和時鐘同步輸出;當沒有數據發送時，控制芯片停止發送時鐘信號，LVDS芯片組失鎖。再次發送數據之前芯片組要重新進行同步。

當輸入的模擬信號不變或者變化緩慢時，轉換后的數字信號在一段時間內將保持不變。分析LVDS通信協議可知，芯片組同步的機理在于時鐘檢測電路檢測到串行數據流中的時鐘位即周期性的上升沿。當發送相同的數據，如發送二進制數11000011時，時鐘檢測電路會將第二位到第一位的上升沿誤認為時鐘的上升沿。此時將會有多個上升沿，芯片組將不同步，時鐘檢測電路繼續查找下一幀數據中的時鐘上升沿，直到芯片組同步。因此，當輸入的模擬信號在一定時間內保持不變或者變化緩慢時，芯片組失鎖是有可能的。

3.2 邏輯優化設計

由以上分析可知，要解決LVDS芯片組失鎖的問題，除硬件的正確可靠外還需要邏輯的配合。為了避免由于發送的數據相同而出現的失鎖現象，可以考慮每次發送的數據都不一樣。在發送完一幀數據后，緊接著發送該幀的反碼，依次下去，這樣可以保證相同幀的長度最大為2，從而避免失鎖現象的出現。但是這樣將降低有效數據的發送速度，如果要進行相同速度的發送，則主頻要提高一倍。

上述方法在發送速度不高的時候是可以考慮的。當系統對傳輸速度要求很高時，將主頻提高一倍的成本是很高的，此時需要考慮其他方法。考慮到發送的數據多為8位數據(按字節傳輸)，而LVDS芯片組的位數為10位，其高兩位為空位，因此可以將其作為標志位。當有數據(稱之為有效數)發送時，標志位設為01;當沒有數據發送時，發送遞增數(無效數)，同時將標志位設為10。這樣可以保證LVDS芯片組一直處于同步狀態，減少芯片組的同步建立時間。同時，標志位的變化使得10位的數據整體也是變化的，這樣時鐘檢測電路能夠將變化的數據位和不變的時鐘位區分開，從而避免失鎖現象的發生。

在該數據采集裝置中，對輸入模擬信號保持不變時的情況進行了測試，每次測試的數據容量為4 GB，共測試50次，沒有出現失鎖的情況，證明該方法可以有效避免由于數據位的原因而造成的芯片組失鎖。

4 結束語

本文介紹了一種LVDS接口的優化設計，分別從硬件和邏輯兩方面進行了分析和優化。優化后的電路在傳輸距離為15 m時，傳輸速度可以達到62 MB/s，且性能穩定可靠。

大量測試表明，優化設計后的接口很少出現失鎖或丟數的現象。目前該接口已投入使用，具有很高的應用價值，值得推廣。

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