CMOS電路主要特性的教學與研究

華東師范大學信息學院 何金兒

上海商學院信息學院 蔡京玫

1.引言

CMOS數字集成電路是目前大規模和超大規模數字集成電路中廣泛應用的一種電路結構，與NMOS和PMOS數字電路相比較，CMOS數字電路在功耗、噪聲抑制、抗干擾能力等方面具有明顯的優勢。并且由于CMOS數字電路的集成度可以做的非常高，在總體性能上已經超出了TTL電路，因此得到了迅速而廣泛地運用。目前CMOS電路占據了99%的市場份額。特別是CMOS電路的制造工藝已經達到了深亞微米范圍后，器件特性的變化帶來了一系列需要重視的問題。但是在高校傳統的數字電路課程的教材中，對TTL電路的原理和特性講述的比較詳細，對CMOS電路的原理和特性卻介紹過于簡單。特別是對CMOS電路的關鍵的幾個電氣特性講述的更少。因此揭示CMOS數字電路的構成，研究CMOS電路電氣特性以及CMOS電路在設計數字系統中一些注意事項，是數字電路課程的教學和正確設計數字系統的一個需要引起注意的環節。

2.反相器的靜態特性

在CMOS數字電路中，反相器是所有數字電路設計的核心。幾乎所有的CMOS電路的電氣特性都可以從反相器得到的結果中推斷出來。

Nmos管的開關特性如圖1a所示，UT是Nmos管的開啟電壓，當電壓│UGS│≥│UT│時，Nmos管呈現出導通的狀態，導通電阻的阻值與UGS的大小呈非線性變化，如圖1a所示，輸出電阻的典型值在K?范圍內。當電壓│UGS│≤│UT│時Nmos管呈現出截止的狀態，其電阻非常大。在Pmos管的開關特性中如圖1b所示，PMOS管和NMOS管成對偶性

在CMOS電路中，推薦的邏輯高電平為VDD，低電平為VSS。因此從圖1C所示的反相器電路圖中可以看出：當輸入邏輯高電平時，此時│UGS│≥│UT│，因此Nmos管導通，UO=VSS。反之Pmos管導通，UO=VDD。

假設一個反相器的輸入變量為In，輸出變量為Out，反相器的輸出電壓與輸入電壓的關系為：，傳輸特性曲線如圖1.d所示。電壓傳輸特性曲線是對CMOS反相器靜態特性的最佳的描述。

從中可以看出反相器的特點：

a.輸出電壓擺幅等同于電源電壓，對干擾信號和噪聲有很強的抗干擾能力。

b.因為MOS管內部的柵極是一個完全的絕緣體，所以有著極高的輸入阻抗。反相器靜態時的輸入電流幾乎為零。

c.反相器在靜態時，Pmos管和Nmos管總有一個是截止的，因此流過VDD和VSS間的電流僅僅反相器內部的漏電流。常溫下一個含100萬門的芯片，在2.5V電壓下工作的功耗通常在0.125mW。

3.反相器的動態特性

3.1 反相器的動態功耗和工作頻率的

關系

反相器的動態功耗主要是由于負載電容的充放電消耗的。當PMOS管導通時，NMOS管截止時，CL從電源吸取了一定數量的能量，輸出電壓從0→1。當PMOS管截止，NMOS管導通時，電容CL通過NMOS管釋放能量，輸出由1→0。如圖3.1所示。

假設輸入的是一個理想的方波，即上升沿和下降沿為零，為簡化計算，不考慮Pmos管和Nmos管在翻轉期間二個場效應管同時導通的情況。反相器輸出從0→1翻轉期間電容從電源中取得的能量為對此翻轉區間的積分：

在電容上存儲的能量Ec通過通過對其在相應周期上對瞬時功耗積分求得：

由此可以看到，從電源中吸取能量的一半消耗在MOS管中，另一半存儲在電容C中，在1到0的翻轉時CL上的能量通過PMOS管進行放電。

由此可以推出，如果考慮到反相器工作頻率的話，反相器靜態時0→1翻轉時的功耗為：

反相器的工作頻率越高，從電源中吸取的能量也越大。

3.2 電源和輸入端信號幅度對CMOS的影響

雖然CMOS電路具有很多的優點，但是由于有一些自身固有的工藝結構引發的寄生效應，如果使用不當，很容易引起CMOS電路的閂鎖效應，電路發熱直至燒毀。在使用時必須引起注意。

閂鎖效應就是指CMOS器件所固有的寄生雙極晶體管(又稱寄生可控硅，簡稱SCR)被觸發導通，而觸發和導通常常是由于CMOS器件的工作電壓波動，或者是輸入端信號幅度波動等因素引起的。觸發后會在在CMOS器件的電源VDD與地線VSS之間形成低阻抗大電流通路，導致器件出現邏輯錯誤，發熱甚至燒毀器件的現象。如圖3.2a和3.2b所示。

在正常狀態下，VDD和VSS間只有很小的電流通過。由于輸入端的脈沖產生瞬間的上沖，或者電源波動產生的波動，在電阻Rw2端產生了電流IRS，IRS電流在寄生的PNP管基極產生了壓降，如果壓降大于0.7V，寄生的PNP管進入了導通狀態。同樣，寄生的PNP管導通后在電阻Rs處也產生了壓降，又促使寄生的NPN管進入導通狀態。這樣一個閉合的正反饋的過程就形成了。同樣，通過C2的下降沿也會產生同樣的效果。此時VDD和VSS間會有大電流通過，即便是電源波動消失或者干擾波消失，電路內仍然有電流通過，只有斷開電源才能使得CMOS電路內的正反饋消失。

由以上分析可以得出發生閂鎖效應的條件為：

a.當輸入端或者輸出端出現了大于VDD或者小于VSS的信號，滿足了寄生晶體管產生正反饋的條件。

b.電源電壓產生了波動，當電壓波動過大時使得寄生的晶體管為正偏置，因而產生了閂鎖效應。

為防止產生閂鎖效應，輸入端或者輸出端要滿足以下條件

有上述分析可得出電源和輸入信號的注意事項是：

(1)在布線的時候，CMOS的電源必須加上退耦電容。因為過高的電壓波動會使得IRS電流增大，寄生的雙極晶體管發生正反饋而產生閂鎖效應。

(2)電源提供的電流選擇一個合適的數值，避免一旦發生閂鎖效應的時候，減少因電流過大而燒毀電路的可能.

(3)輸入端的信號不能超過CMOS電路的工作電壓VDD。過高的輸入電壓會使電路進入正反饋的狀態，從而發生閂鎖效應。從CMOS電壓傳輸特性曲線中可以看出在輸入信號VIH=VDD，VIL=VSS時，CMOS電路的噪聲容限等參數為最佳狀態。

(4)輸出端或輸入端避免跨接大電容。在開機或關機時，對電容的瞬間的充放電同樣會改變寄生三極管的偏置電壓而使CMOS進入閂鎖效應，電容一般不能大于0.01μ。在負載接有大電容時，可以串聯電阻，如圖3.3所示。

(5)避免信號長線傳輸，因為信號在長線傳輸中的分布電容可能會產生振蕩引發產生閂鎖效應。長線連接的方法如圖3.4所示。

4.結束語

理解CMOS電路的電器特性是正確使用CMOS電路的關鍵。從CMOS電路電壓傳輸特性的曲線中，可以讀出電氣特性的諸多參數。理解CMOS電路的閂鎖效應的觸發機制，是正確使用CMOS電路的關鍵。在CMOS電路飛躍發展的時代，特別是在CMOS電路進入了深亞微米時代，理解和掌握CMOS集成電路的電氣特性顯得特別重要。

[1]沈雷.CMOS集成電路原理及應用[M].北京:光明日報出版社,1987.

[2]Anantha Chandrakasan.數字集成電路—電路、系統、與設計(第二版)[M].北京:電子工業出版社,2012.