DDR的VTT電源應用及其優化

摘要：針對高速DDR總線中的信號完整性問題，本文在分析現有的端接方式后，提出了一種新的VTT端接方式。在分析和設計的過程中，使用了Cadence仿真軟件。然后根據仿真結果對相關參數進行了優化。最后，對仿真所得到的數據進行了實際測試驗證，并且根據以上結果總結了設計規則。

關鍵詞：DDR VTT SSTL

對于DDR2和DDR3的電源設計，DDR SDRAM系統通常要求有三個電源，分別為VDDQ、VTT和VREF。而VTT主要為DDR的地址、控制線等信號的信號完整性而提供的終端電阻電源，同時JEDEC標準JESD8-15(用于SSTL_18)定義了VTT要跟隨VDDQ。為了滿足JEDEC標準，大部分設計地址線設計通常進行如圖1的端接匹配設計。使用了一個專用的終端電阻電源調整器LP2996，為每根控制信號的端接電阻提供上拉電源，同時若干個終端電阻上又增加了一個去耦電容，增加了設計的密度和成本。而有一些設計的DDR并沒有使用VTT電源和端接電阻，只是在控制器端接了一個串阻；相對來說，簡潔一些，同時不使用LP2996也降低了成本。什么時候可以不用VTT電源，什么時候需要用VTT電源，甚至是否可以不用VTT電源和串阻？針對此問題，本文進行了分析、仿真和驗證，為設計簡潔化設計提供建議。

對于VTT電源，只要為控制線的端接電阻提供上拉電源，在保證信號完整性的前提下，是可以去掉端接電阻的。但我們也需要知道為什么需要一個專用的終端電源調節器，以及去掉它是否會有影響。DDR2和DDR3 的接口，使用的是SSTL電平，通過對SSTL電平的分析就可以知道VTT電源的作用了。

DDR存儲器具有推挽式的輸出緩沖，而輸入接收器是一個差分級，要求一個參考偏壓中點VREF。因此，當使用端接電阻的時候，VTT電源能夠提供電流和吸收電流。VTT電源的電流流向隨著總線狀態的變化而變化。因此，VTT電源需要提供電流和吸收電流(source sink)。由于VTT電源必須在1/2 VDDQ提供和吸收電流，因此如果通過分流設計VTT而又不能允許電源吸收電流，那么就不能使用一個標準的開關電源，使用LP2996可以提供電流和吸收電流，這就是為什么需要專用電源的原因。而且，由于連接到VTT的每條信號線都有較低的阻抗，因而電源就必須非常穩定，在這個電源中的任何噪聲都會直接進入信號線，如果噪聲很大，相對比較器的VREF來說，大到一定程度時就會引起誤觸發。總線信號輸出為高阻時總線上的電平為VTT，輸出為0；當有高低電平輸出時，總線信號以VTT電壓為中心上下擺動，如圖2所示。當總線信號電壓超過比較器的閥值電壓時，它將輸出一個如圖2所示的同向電壓。在這個系統中，比較器的閥值電壓為電源所提供的VREF電壓；如果沒有端接電阻，總線信號沒有了直流偏置，控制器的輸出在0V和VDD之間擺動；但對于DDR SDRAM來說，其內部的輸出電平是一樣的。去掉端接之前和之后，DDR SDRAM側的輸入輸出動態電流都很小，因為總線信號連接到DDR SDRAM的CMOS的柵極，輸入阻抗幾乎是無窮大。

從上面的分析可以知道，地址線使用末端匹配時會用到VTT電源，VTT電源在匹配時要提供電流和吸收電流。故在保持信號完整性的前提下，可以將端接電阻和VTT電源省去。針對于此，下面進行仿真和驗證，看什么情況下可以不用端接電阻和VTT電源。

從上面分析可以知道，只要保證地址線和控制線的信號完整性，可以將端接電阻去掉。下面針對不同的負載，進行SI仿真，看在什么情況下可以將端接電阻去掉。

一個負載DRAM

對于一個負載情況，用freesacle的DDR控制器ibis模型和HYNIX的DDR3 ibis模型進行仿真，用常用的工作頻率333Mhz進行仿真。去掉并聯端接匹配，如果不加串阻匹配，會有過沖，經過仿真比較，對于控制器來說，對驅動器為全驅、半驅，串阻從10歐姆到60歐姆進行掃描，最優的匹配是DDR控制器用半驅動，源端接串阻20歐姆或者30歐姆，結果如圖1所示。圖1中藍色、紅色波形分別為源端串20歐姆、30歐姆，驅動為半驅時的DDR3內部波形。

兩個負載DRAM

對于兩個負載情況，DDR控制器為半驅動，將VTT匹配去掉之后的拓撲進行仿真，從圖2可以知道，去掉VTT并聯匹配后，DDR3內部波形滿足要求；相對之前波形，幅度有所提高，但并未產生過沖，數據的沿會變緩，但對于時序影響不大。實測發現與仿真結果基本一致。

對于兩個負載的樹形拓撲也進行了前仿真，走線為3000mil，對全驅和半驅分別進行了掃描，信號質量滿足芯片要求。

四個負載DRAM

對于四個負載情況，使用了flyby（菊花鏈）型走線，并且使用了末端并聯端接VTT匹配。將VTT匹配去掉之后進行全驅和半驅仿真，從圖5可以知道，去掉VTT并聯匹配后，位于菊花鏈前面3個的波形已經嚴重失真，如圖3所示，不滿足要求，加源端串阻從10歐姆到60歐姆進行掃描匹配，效果也不明顯。

對于四個負載的樹形拓撲，控制器使用半驅動和全驅動掃描，走線為3000mil，進行前仿真，信號質量滿足芯片要求。

八個負載DRAM

對于八個負載情況，使用了flyby（菊花鏈）型走線，并且使用了末端并聯端接VTT匹配。將VTT匹配去掉之后進行全驅和半驅仿真，如圖4；從圖4可以知道，去掉VTT并聯匹配后，位于菊花鏈前面6個的波形已經嚴重失真，不滿足要求。

對于樹形結構，VTT匹配去掉之后進行全驅和半驅仿真，發現上升沿比較緩，幅度衰減比較大，已經不滿足要求了。

從前面的仿真結果可以知道，對于一個負載情況下，可以去掉VTT電源，但是需要在源端串聯電阻保證信號質量。對于兩個負載情況，無論是樹形拓撲還是flyby拓撲，都可以將VTT電源去掉，而且不需要在源端加串聯電阻。對于4個負載情況，flyby拓撲無法去掉VTT電源，樹形結構可以去掉VTT電源，源端無需加串阻。對于8個負載情況，無論樹形拓撲還是flyby拓撲都無法將VTT電源去掉。

從前面的仿真和實測可以知道，對于只有兩個DDR負載情況，地址和控制線上的VTT終端電阻和去耦電容可以刪除，提高設計簡潔度；對于四個負載情況，可以后續設計可以考慮使用樹形拓撲，預留VTT電源，然后實測驗證是否可以去掉VTT終端電阻和去耦電容。

參考文獻：

[1]Stephen H.Hall，Garrett W.Hall，James A.McCall.High-speed digital system design:a handbook of interconnect theory and design.2000

[2]DDR2 SDRAM Specification[S].2008.

[3]DDR3 SDRAM Standard JESD79-3D，JEDEC，September 2009.