模擬集成電路設(shè)計的自動化綜合流程研究

樊麗春 李群

摘 要：本文基于筆者多年從事模擬繼承電路設(shè)計的相關(guān)工作經(jīng)驗，以模擬繼承電路設(shè)計的自動化綜合流程為對象，分析模擬集成電路設(shè)計的特征，提出了模擬集成電路高層綜合和物理版圖綜合思路，相信對從事相關(guān)工作的同行能有所裨益。

關(guān)鍵詞：模擬 集成電路 設(shè)計 自動化綜合流程

中圖分類號：TN431 文獻(xiàn)標(biāo)識碼：A 文章編號：1672-3791（2013）03（a）-0062-02

隨著超大規(guī)模集成電路設(shè)計技術(shù)及微電子技術(shù)的迅速發(fā)展，集成電路系統(tǒng)的規(guī)模越來越大。根據(jù)美國半導(dǎo)體工業(yè)協(xié)會（SIA）的預(yù)測，到2005年，微電子工藝將完全有能力生產(chǎn)工作頻率為3.S GHz，晶體管數(shù)目達(dá)1.4億的系統(tǒng)芯片。到2014年芯片將達(dá)到13.5 GHz的工作頻率和43億個晶體管的規(guī)模。集成電路在先后經(jīng)歷了小規(guī)模、中規(guī)模、大規(guī)模、甚大規(guī)模等歷程之后，ASIC已向系統(tǒng)集成的方向發(fā)展，這類系統(tǒng)在單一芯片上集成了數(shù)字電路和模擬電路，其設(shè)計是一項非常復(fù)雜、繁重的工作，需要使用計算機(jī)輔助設(shè)計（CAD）工具以縮短設(shè)計時間，降低設(shè)計成本。

目前集成電路自動化設(shè)計的研究和開發(fā)工作主要集中在數(shù)字電路領(lǐng)域，產(chǎn)生了一些優(yōu)秀的數(shù)字集成電路高級綜合系統(tǒng)，有相當(dāng)成熟的電子設(shè)計自動化（EDA）軟件工具來完成高層次綜合到低層次版圖布局布線，出現(xiàn)了SYNOPSYS、CADENCE、MENTOR等國際上著名的EDA公司。相反，模擬集成電路自動化設(shè)計方法的研究遠(yuǎn)沒有數(shù)字集成電路自動化設(shè)計技術(shù)成熟，模擬集成電路CAD發(fā)展還處于相當(dāng)滯后的水平，而且離實用還比較遙遠(yuǎn)。目前絕大部分的模擬集成電路是由模擬集成電路設(shè)計專家手工設(shè)計完成，即采用簡化的電路模型，使用仿真器對電路進(jìn)行反復(fù)模擬和修正，并手工繪制其物理版圖。傳統(tǒng)手工設(shè)計方式效率極低，無法適應(yīng)微電子工業(yè)的迅速發(fā)展。由于受數(shù)/模混合集成趨勢的推動，模擬集成電路自動化設(shè)計方法的研究正逐漸興起，成為集成電路設(shè)計領(lǐng)域的一個重要課題。工業(yè)界急需有效的模擬集成電路和數(shù)模混合電路設(shè)計的CAD工具，落后的模擬集成電路自動化設(shè)計方法和模擬CAD工具的缺乏已成為制約未來集成電路工業(yè)發(fā)展的瓶頸。

1 模擬集成電路的設(shè)計特征

為了縮短設(shè)計時間，模擬電路的設(shè)計有人提出仿效數(shù)字集成電路標(biāo)準(zhǔn)單元庫的思想，建立一個模擬標(biāo)準(zhǔn)單元庫，但是最終是行不通的。模擬集成電路設(shè)計比數(shù)字集成電路設(shè)計要復(fù)雜的得多，模擬集成電路設(shè)計主要特征如下。

（1）性能及結(jié)構(gòu)的抽象表述困難。數(shù)字集成電路只需處理僅有0和1邏輯變量，可以很方便地抽象出不同類型的邏輯單元，并可將這些單元用于不同層次的電路設(shè)計。數(shù)字集成電路設(shè)計可以劃分為六個層次：系統(tǒng)級、芯片級（算法級），RTL級、門級、電路級和版圖級，電路這種抽象極大地促進(jìn)了數(shù)字集成電路的設(shè)計過程，而模擬集成電路很難做出這類抽象。模擬集成電路的性能及結(jié)構(gòu)的抽象表述相對困難是目前模擬電路自動化工具發(fā)展相對緩慢，缺乏高層次綜合的一個重要原因。

（2）對干擾十分敏感。模擬信號處理過程中要求速度和精度的同時，模擬電路對器件的失配效應(yīng)、信號的耦合效應(yīng)、噪聲和版圖寄生干擾比數(shù)字集成電路要敏感得多。設(shè)計過程中必須充分考慮偏置條件、溫度、工藝漲落及寄生參數(shù)對電路特性能影響，否則這些因素的存在將降低模擬電路性能，甚至?xí)淖冸娐饭δ堋Ｅc數(shù)字集成電路的版圖設(shè)計不同，模擬集成電路的版圖設(shè)計將不僅是關(guān)心如何獲得最小的芯片面積，還必須精心設(shè)計匹配器件的對稱性、細(xì)心處理連線所產(chǎn)生的各種寄生效應(yīng)。在系統(tǒng)集成芯片中，公共的電源線、芯片的襯底、數(shù)字部分的開關(guān)切換將會使電源信號出現(xiàn)毛刺并影響模擬電路的工作，同時通過襯底禍合作用波及到模擬部分，從而降低模擬電路性能指標(biāo)。

（3）性能指標(biāo)繁雜。描述模擬集成電路行為的性能指標(biāo)非常多，以運算放大器為例，其性能指標(biāo)包括功耗、低頻增益、擺率、帶寬、單位增益頻率、相位余度、輸入輸出阻抗、輸入輸出范圍、共模信號輸入范圍、建立時間、電源電壓抑制比、失調(diào)電壓、噪聲、諧波失真等數(shù)十項，而且很難給出其完整的性能指標(biāo)。在給定的一組性能指標(biāo)的條件下，通常可能有多個模擬電路符合性能要求，但對其每一項符合指標(biāo)的電路而言，它們僅僅是在一定的范圍內(nèi)對個別的指標(biāo)而言是最佳的，沒有任何電路對所有指標(biāo)在所有范圍內(nèi)是最佳的。

（4）建模和仿真困難。盡管模擬集成電路設(shè)計已經(jīng)有了巨大的發(fā)展，但是模擬集成電路的建模和仿真仍然存在難題，這迫使設(shè)計者利用經(jīng)驗和直覺來分析仿真結(jié)果。模擬集成電路的設(shè)計必須充分考慮工藝水平，需要非常精確的器件模型。器件的建模和仿真過程是一個復(fù)雜的工作，只有電路知識廣博和實踐經(jīng)驗豐富的專家才能勝任這一工作。目前的模擬系統(tǒng)驗證的主要工具是SPICE及基于SPICE的模擬器，缺乏具有高層次抽象能力的設(shè)計工具。模擬和數(shù)模混合信號電路與系統(tǒng)的建模和仿真是急需解決的問題，也是EDA研究的重點。VHDL-AMS已被IEEE定為標(biāo)準(zhǔn)語言，其去除了現(xiàn)有許多工具內(nèi)建模型的限制，為模擬集成電路開拓了新的建模和仿真領(lǐng)域。

（5）拓?fù)浣Y(jié)構(gòu)層出不窮。邏輯門單元可以組成任何的數(shù)字電路，這些單元的功能單一，結(jié)構(gòu)規(guī)范。模擬電路的則不是這樣，沒有規(guī)范的模擬單元可以重復(fù)使用。

2 模擬IC的自動化綜合流程

模擬集成電路自動綜合是指根據(jù)電路的性能指標(biāo)，利用計算機(jī)實現(xiàn)從系統(tǒng)行為級描述到生成物理版圖的設(shè)計過程。在模擬集成電路自動綜合領(lǐng)域，從理論上講，從行為級、結(jié)構(gòu)級、功能級直至完成版圖級的層次的設(shè)計思想是模擬集成電路的設(shè)計中展現(xiàn)出最好的前景。將由模擬集成電路自動化綜合過程分為兩個過程。

模擬集成電路的高層綜合、物理綜合。在高層綜合中又可分為結(jié)構(gòu)綜合和電路級綜合。由系統(tǒng)的數(shù)學(xué)或算法行為描述到生成抽象電路拓?fù)浣Y(jié)構(gòu)過程稱為結(jié)構(gòu)級綜合，將確定電路具體的拓?fù)浣Y(jié)構(gòu)和確定器件尺寸的參數(shù)優(yōu)化過程稱為電路級綜合。而把器件尺寸優(yōu)化后的電路圖映射成與工藝相關(guān)和設(shè)計規(guī)則正確的版圖過程稱為物理綜合。模擬集成電路自動化設(shè)計流程如圖1所示。

2.1 模擬集成電路高層綜合

與傳統(tǒng)手工設(shè)計模擬電路采用自下而上（Bottom-up）設(shè)計方法不同，模擬集成電路CAD平臺努力面向從行為級、結(jié)構(gòu)級、功能級、電路級、器件級和版圖級的（Top-down）的設(shè)計方法。在模擬電路的高層綜合中，首先將用戶要求的電路功能、性能指標(biāo)、工藝條件和版圖約束條件等用數(shù)學(xué)或算法行為級的語言描述。目前應(yīng)用的SPICE、MAST、SpectreHDL或者不支持行為級建模，或者是專利語言，所建模型與模擬環(huán)境緊密結(jié)合，通用性差，沒有被廣泛接受。IEEE于1999年3月正式公布了工業(yè)標(biāo)準(zhǔn)的數(shù)/模硬件描述語言VHDL-AMS。VHDL-1076.1標(biāo)準(zhǔn)的出現(xiàn)為模擬電路和混合信號設(shè)計的高層綜合提供了基礎(chǔ)和可能。VHDL一AMS是VHDL語言的擴(kuò)展，重點在模擬電路和混合信號的行為級描述，最終實現(xiàn)模擬信號和數(shù)模混合信號的結(jié)構(gòu)級描述、仿真和綜合125，28]。為實現(xiàn)高層次的混合信號模擬，采用的辦法是對現(xiàn)有數(shù)字HDL的擴(kuò)展或創(chuàng)立新的語言，除VHDL.AMS以外，其它幾種模擬及數(shù)/模混合信號硬件描述語言的標(biāo)準(zhǔn)還有MHDL和Verilog-AMS。

2.2 物理版圖綜合

高層綜合之后進(jìn)入物理版圖綜合階段。物理綜合的任務(wù)是從具有器件尺寸的電路原理圖得到與工藝條件有關(guān)和設(shè)計規(guī)則正確的物理版圖。由于模擬電路的功能和性能指標(biāo)強(qiáng)烈地依賴于電路中每一個元件參數(shù)，版圖寄生參數(shù)的存在將使元件參數(shù)偏離其設(shè)計值，從而影響電路的性能。需要考慮電路的二次效應(yīng)對電路性能的影響，對版圖進(jìn)行評估以保證寄生參數(shù)、器件失配效應(yīng)和信號間的禍合效應(yīng)對電路特性能影響在允許的范圍內(nèi)。基于優(yōu)化的物理版圖綜合在系統(tǒng)實現(xiàn)時采用代價函數(shù)表示設(shè)計知識和各種約束條件，對制造成本和合格率進(jìn)行評估，使用模擬退火法來獲取最佳的物理版圖。基于規(guī)則的物理版圖綜合系統(tǒng)將模擬電路設(shè)計專家的設(shè)計經(jīng)驗抽象為一組規(guī)則，并用這些規(guī)則來指導(dǎo)版圖的布線布局。在集成電路物理綜合過程中，在保證電路性能的前提下，盡量降低芯片面積和功耗是必要的。同時應(yīng)當(dāng)在電路級綜合進(jìn)行拓?fù)溥x擇和優(yōu)化器件尺寸階段對電路中各器件之間的匹配關(guān)系應(yīng)用明確的要求，以此在一定的拓?fù)浼s束條件下來指導(dǎo)模擬集成電路的版圖綜合。

模擬電路設(shè)計被認(rèn)為是一項知識面廣，需多階段和重復(fù)多次設(shè)計，常常要求較長時間，而且設(shè)計要運用很多的技術(shù)。在模擬電路自動綜合設(shè)計中，從行為描述到最終的版圖過程中，還需要用專門的CAD工具從電路版圖的幾何描述中提取電路信息過程。除電路的固有器件外，提取還包括由版圖和芯片上互相連接所造成的寄生參數(shù)和電阻。附加的寄生成分將導(dǎo)致電路特性惡化，通常會帶來不期望的狀態(tài)轉(zhuǎn)變，導(dǎo)致工作頻率范圍的縮減和速度性能的降低。因此投片制造前必須經(jīng)過電路性能驗證，即后模擬階段，以保證電路的設(shè)計符合用戶的性能要求。正式投片前還要進(jìn)行測試和SPICE模擬，確定最終的設(shè)計是否滿足用戶期望的性能要求。高層綜合和物理綜合從不同角度闡述了模擬集成電路綜合的設(shè)計任務(wù)。電路的拓?fù)溥x擇和幾何尺寸可以看成電路的產(chǎn)生方面，物理版圖綜合得到模擬集成電路的電路版圖，可以認(rèn)為電路的幾何設(shè)計方面。

參考文獻(xiàn)

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