基于0.18 μm 工藝SOI 技術60 V LDMOS 的設計與分析*

戚 帆，檀柏梅* ，翁 坤，宋 雯

(1.河北工業大學微電子技術與材料研究所，天津300130;2.福州大學福建省微電子集成電路重點研究室，福州350002)

隨著電子科學技術的迅猛發展，納米級(100 nm以下)加工的CMOS 電路已逐漸成為研究工作的重心以及產業生產主流［1］。SOI(Silicon－On－Insulator)技術是在頂層硅和背襯底之間引入了一層埋氧化層，在它上面的Si 薄層內制作MOS 器件［2］。與體硅MOS器件相比，SOI 絕緣無需復雜的阱結構，閂鎖現象也不復存在，源極與漏極區的寄生電容也因絕緣襯底而大幅的降低，此外，SOI 可有效的改善體硅MOS 在輻射損傷方面的容忍度，SOI 技術易形成淺結和全介質隔離，功耗小、工作速度快。SOI 技術的發展提高了MOS IC 的集成度、功能和可靠性，將成為深亞微米及納米級集成電路的主流技術之一［2－3］。

閾值電壓的控制是一個很關鍵的問題，同時源漏擊穿電壓、飽和電流也是器件正常工作的一個重要指標［4－6］，本文研究分析了基于SOI 技術的60 V LDMOS(Lateral Double－Diffused Metal－Oxide Semiconductor，橫向擴散金屬氧化物半導體)，并對這些參數進行了onwafer 特性表征。

1 器件結構及分析

1.1 基礎理論

漂移區加入STI(Shallow Trench Isolation)淺溝槽隔離，并沒有使用傳統的LOCOS(Local Oxidation of Silicon)局部場氧化工藝。這種結構在保證器件在不改變其他工藝參數的同時，漂移區更易達到完全耗盡，縮小器件尺寸［4］，承受高擊穿電壓。STI 結構在此設計中相當于一種槽氧層，能夠減弱場板邊緣下面硅層中的電場強度，使器件不易在此處提前擊穿，從而提高器件整體的擊穿電壓［5－6］。，并且消除了LOCOS 帶來的鳥嘴現象。同時還在器件的最外層加入了Trench Isolation 槽型隔離(圖中TR 部分)，這是SOI 器件實現全介質隔離的一個優勢所在，能有效地防止高電壓產生的寄生效應及器件被擊穿后對周圍元器件產生影響，增加了元器件的隔離效果和集成度［8－9］。

1.2 器件結構

本文所使用的工藝為0.18 μm 60 V SOI 工藝，集成1.5 V/5 V LDNMOS、HPVMOS，BJT VNPN/LPNP，Zener Diode，Schottky Diode 等器件。本文中涉及的LDNMOS，在器件與襯底之間加入了一層絕緣埋層SiO2隔離，并且絕緣埋層與橫向的器件隔離相連，即Trench Isolation，從而很好地實現了全介質隔離。圖1為SOI 60 V LDNMOS 的結構示意圖，上側為器件俯視圖，下側為器件縱向中心位置剖面圖。

圖1 SOI 60 V LDNMOS 的結構示意圖

如圖1 中，BOX，Deep NM(N－shift)，STI 分別表示埋氧層、橫向漂移區和淺溝槽隔離。LDNMOS 是非對稱結構，并且柵極、有源區成六邊形的環狀結構，這種結構可增大飽和電流，降低導通電阻、寄生電容，并且無寄生的Kink 效應，在溝道與漏端之間是橫向摻雜漂移區，使高電壓集中在這一區域，在漂移區通過階梯摻雜技術［7］引入，能夠使器件更易耗盡從而提高整個器件的耐壓。

器件組成結構:P 型襯底→BOX 埋氧層→頂層硅→Trench Isolation 隔離→深P 阱→N 型補償區→P 型摻雜阱區→N 型漂移區→STI 淺溝槽隔離→注入N+形成源漏區。

表1 SOI 600 V LDNMOS 的結構圖層含義

其中，關鍵尺寸有溝道長度為1.2 μm，溝道寬度為3 μm(10 μm、20 μm、50 μm、80 μm)，STI 結構的厚度和長度直接影響BV(擊穿電壓)和器件尺寸的大小，STI 長度為3 μm，厚度為0.25 μm，此結構的設計，很好的調整了漂移區濃度和長度，達到了減小器件尺寸的目的。漂移區為長度3.4 μm，柵長為3.2 μm。

STI 技術工藝步驟:首先，類似LOCOS，依次生長SiO2淀積Si3N4涂敷光刻膠，光刻去掉場區的SiO2和Si3N4;其次，利用離子刻蝕在場區形成淺的溝槽;然后，進行場區注入，再用CVD 淀積SiO2填充溝槽;最后，用化學機械拋光技術去掉表面的氧化層，使硅片表面平整化形成溝槽隔離區和有源區。

Trench 隔離首先進行光刻，在圓片的基礎上刻蝕至BOX 埋氧層，刻蝕出溝槽后，去掉氮化物，生成5 000 ? 熱氧化層，Trench 內填充多晶硅，然后刻蝕掉表面的多晶硅和氧化物。

2 仿真與分析

2.1 工藝仿真

圖2 SOI 60 V LDNMOS 工藝仿真結構圖

利用SILVACO 公司的Athena 工具，對器件工藝步驟和結構進行仿真，初步確定出器件的關鍵尺寸，并驗證foundry 提供工藝參數。圖2 為SOI 60 V LDNMOS 仿真結構圖。實驗只對器件進行了二維仿真，襯底濃度2×1015cm－2，漂移區濃度1.2×1013cm－3。溝道長度1.2 μm，橫向寬度設為3 μm。STI長度為3 μm，STI 厚度為0.25 μm，漂移區為長度3.4 μm，柵長為3.2 μm。在經過前端工藝的多次犧牲氧化，1.5 μm 的頂層硅大約還剩下1.3 μm，再次通過做隔離的氧化減薄后，規模控制在1 μm 左右，且頂層硅厚有較好的均勻一致性。因為器件為環形，所以仿真的結構為器件的一半，能夠正確地反映出器件的電學特性。

2.2 器件特性仿真

利用SILVACO 公司的Atlas 工具對器件結構進行電學特性模擬。使用工藝仿真的器件結構，加載器件模型，調整參數，利用TCAD 軟件仿真得到LDNMOS 主要直流特性參數:開啟電壓Vth為1.05 V(如圖3 所示IdVg)，飽和電流Idsat為300 μA(如圖4所示IdVd)，擊穿電壓BV 為76 V(如圖5 所示BV)。模擬仿真的結果與設計所預計達到的結果非常吻合，說明各摻雜區的雜質摻雜濃度、溫度、時間等條件得到了很好的優化，對Foundry 的工藝參數進行了很好的驗證。

圖3 LDNMOS 器件仿真轉移特性曲線圖

圖4 LDNMOS 器件仿真輸出特性曲線圖

圖5 LDNMOS 器件仿真擊穿電壓曲線圖

3 流片結果分析

本次流片采用0.18 μm 60 V SOI 標準工藝，選定新傲公司3 μm 埋氧層和1.5 μm 頂層硅的SinBond SOI 材料，通過對模擬仿真結果分析，確定器件測試結構，進行On－wafer 測試，測試曲線如圖6 ～圖8 所示。圖6 中，以3 μm/1.2 μm 管子為例，柵極加載掃描電壓0 ～5 V，漏端加載30 V 工作電壓，掃描漏端電流，得到在Vth=1.1 V 時，電流開始增大，當VG=5 V時，ID 達到2.3 mA。表明管子在正常閾值電壓范圍內開啟，性能良好。

圖6 流片測試開啟電壓曲線

圖7 流片測試輸出特性曲線

圖8 流片測試擊穿特性曲線

圖7中，同樣以3 μm/1.2 μm 管子為例，柵極電壓分別為0 ～5 V，漏端電壓加載0 ～30 V，掃描漏端電流。當VG=10 V 時，漏端飽和電流Idsat基本穩定在2.5 mA。從曲線圖中我們看出，測試管在6 V 左右進入飽和區，Idsat一直比較穩定，無明顯的kink 效應。

圖8 中，加載漏端電壓0 ～80 V，并且將漏端電流限制在1 μA，以防止漏端電壓過高，器件被擊穿燒毀。發現當Vds=66.4 V 時，漏端電流急劇增大，這時LDNMOS 管被擊穿。同時發現溝道寬度器件的擊穿電壓BV 都穩定集中在65.6 V ～66.4 V 之間，能夠在高壓條件下正常工作，說明器件獲得良好的擊穿特性。

經過數據處理分析之后，得到了LDNMOS 器件的主要性能參數:Vth=1. 1V，Idsat=2. 3 mA，BV=66.4 V，直流特性參數表現良好，與傳統的采用LOCOS 隔離的SOI 器件相比，器件尺寸得到了縮小，驅動能力更強。

表2 流片測試采用STI 結構與傳統LOCOS 結構對比結果

4 結論

本文采用標準0.18 μm SOI 工藝技術對其中的高壓60 V LDMOS 進行了研究與分析。采用SILVACO 軟件對器件進行了模擬仿真，確定器件的設計規則和關鍵尺寸，再進行流片測試對所設計的器件進行了驗證。實驗結果表明該SOI 60 V LDMOS 器件結構無明顯kink 效應，器件的閾值電壓、擊穿電壓以及飽和電流等直流特性都獲得良好的表征參數，并有進一步提升的空間，為今后高壓器件建模、設計和流片提供了很好的基礎。對0. 18 μm SOI DMOS 設計、發展、利用以及高壓功率器件領域實際應用中具有十分重要的意義。

［1］ 黃如，張國艷，李映雪，等. SOI CMOS 技術及其應用［M］. 北京:科學出版社，2005.

［2］ 施敏.半導體器件物理與工藝［M］. 蘇州:蘇州大學出版社，2004，1652213.

［3］ 林成魯，張正選，劉衛麗. SOI 材料和器件及其應用的新進展［J］.核技術，2003，26(9):658－663.

［4］ Costa J，Carroll M，Jorgenson J.A Silicon RFCMOS SOI Technology for Integrated Cellular/WLAN RF TX Modules［C］//2007 IEEE Microwave Symposium，2007(3－8):445－448.

［5］ Chamdhry A，Kmmar M J. Controlling Short－Channel Effects in Deep－Submicron SOI MOSFETS for Improved Reliability:A Review［J］.IEEE Transactions on Device and Materials Reliability，2004，4(1):99－109.

［6］ Pornpromlikit S，Jeong Jinho，Presti Calogero D. A 25 dBm High－Efficiency Digitally－Modulated SOI CMOS Power Amplifier for Multi－Standard RF Polar Transmitters［C］//IEEE RFIC 2009，Boston.157－160.

［7］ 張盛東，韓汝琦，Tommy Lai，等. 漂移區為線性摻雜的高壓薄膜SOI 器件的研制［J］.電子學報，2001，29(2).

［8］ Bonetal O. High Voltage Devices Added to a 0. 13 μm High(Symbols)Resistivity Thin SOI CMOS Process for Mixed Analog－RF Circuits［J］.IEEE International SOI Conference，Hawa?，171－173.

［9］ Langdo T A，Cmrriemt，Cheng Z Y，et al. Strained Scilion－on－Insulator Technology:from Materials to Devices［J］. Sol Sta Elec，2004，48(8):1357－1367.

［10］ Bon O，Gonnard O，Gianesello F. First 15 V Complementary LDMOS Transistors in Thin SOI 65 nm Low Power Technology［J］.IEEE Power Semiconductor Devices and IC’s，2007:209－212.