基于Siwave與ADS的高頻仿真

劉 肅，閆勝剛，王 永

(蘭州大學微電子所，蘭州730000)

隨著高速芯片的快速發展，系統工作頻率和布線密度的不斷提高［1］，信號網絡的反射、串擾、振鈴效應越來越明顯，電源網絡的同步時序開關噪聲、過沖、地彈等各種電源噪聲也越來越嚴重;隨著工作電壓的不斷降低，電源和信號的噪聲容限［1］卻在不斷變小。這樣在大量高速開關器件切換狀態時，就會產生噪聲，干擾芯片的正常工作，嚴重時可能造成誤操作，甚至損壞芯片。

本文以一個8層的PCB和2層的PKG(Package)為研究對象，仿真板上供給到存儲器上的電源和信號，針對網絡中的完整性問題，采用合適的修改措施，使其能為存儲器提供干凈理想的電源和信號［2］，保證存儲器的正常工作。塊組成［3］，具體結構如圖1所示，每個模塊都需要電源不斷的提供驅動電荷，同時相互之間需要信號線進行信息傳遞。本文只考慮控制器和存儲塊上的電源網絡阻抗，以及控制器到存儲塊之間的數據、命令、地址線上的噪聲效應。

圖1 存儲器電路結構

1 存儲器結構

2 電源配送網絡

存儲器的工作主要由微處理器、控制器和存儲

存儲器上電源網絡的作用是為系統內晶體管提供足夠的電荷，理想的電源網絡沒有阻抗，電壓源能為晶體管提供足夠的電荷［4］。實際中電源配送網絡在不同頻率時，存在不同的輸入阻抗，當瞬時大電流通過時，會產生電壓降和電壓波動。配送到控制器和存儲塊上的高頻電源網絡結構如圖2所示，由穩壓塊、去耦電容、平面對和芯片網格組成。VRM(Voltage Regulator Module)的頻率范圍為0～1 kHz，電解電容的頻率范圍為1 kHz～1 MHz，貼片電容的頻率范圍為1 MHz～100 MHz(現在也有可用于更高頻率的貼片電容)，平面對的頻率范圍在100 MHz以上［1］。

圖2 電源網絡結構組成圖

存儲器的工作方式決定了電源網絡的配送方式，供給到存儲塊上的電源直接給內部的晶體管充放電，供給到控制器上電源通過封裝主板與存儲塊通信。在此分別稱為內核電路和I/O電路。

內核電路的工作方式如圖3所示，L1和L2為電源網絡上輸入路徑和返回路徑的感抗，U1為開關，在開關打開的瞬間，為了保證晶體管高速改變狀態，瞬時必須提供足夠大的電流，而L1限制了電流的瞬間增大，使一部分電壓落在電感上，降低了充電電壓，延緩了充電時間，若同時有多個開關打開，則瞬時需要更大的電流為晶體管充電，電感的壓降增大，充電時間進一步增長。

圖4 為分別同時打開 1、2、4、6、8、10 個晶體管的仿真結果，可見在不同的電流噪聲下，電源網絡的阻抗不同程度的降低了供電電壓。在放電時地線網絡上的L2會有同樣的效果。

圖3 內核電路簡化結構

圖4 內核電路充電時PDN上的電壓噪聲

I/O電路的工作方式如圖5所示，連接I/O電路傳輸線的特征阻抗為了端口匹配是一定的，輸入傳輸線的電壓根據電壓分配定律vo=zT/zI可得，如果同時要開通多個晶體管，就需要多條傳輸線，傳輸線越多并聯阻抗降低，相應分配的電壓降低，這樣輸出電壓波形退化，可能引發誤操作或延緩觸發事件［5］。減小電源網絡上的阻抗可使傳輸線上分配應有的電壓，避免誤操作。由于并聯傳輸線阻抗降低分配同樣的電壓所需的電流增大，同樣電感會抑制瞬態大電流，減緩電壓的上升時間。

圖5 I/O電路簡化結構

圖6為同時給1、2、4、6條傳輸線供電時的仿真結果，隨著傳輸線的增多，由分壓定律可見電壓退化非常明顯，這樣給多條傳輸線供電時顯然會引發誤操作。

圖6 I/O電路傳輸線上分配的分壓

圖7為減小PDN(Power Distribution Network)的阻抗后的仿真結果，隨著傳輸線數目的增多，電壓退化作用減小，但是由于瞬時電流的增大，PDN上的電感效應增強，電壓的上升時間延緩。

圖7 I/O電路降低PDN阻抗后傳輸線上的電壓圖

由此可見，不夠理想的電源網絡可能延緩晶體管的充放電時間，引發誤操作，過沖損壞晶體管等問題。

3 電源完整性分析

由上述電源網絡的分析可知同步開關噪聲、地彈噪聲、過沖現象等各種問題的最終原因是電源網絡入射線和地線的電感作用抑制了電流的瞬時變化。為消除電感的影響，在不同位置加去耦電容及時提供足夠的電荷，防止電壓降以及電壓波動。而在引入去耦電容時由于電容引線上存在電感，若此電感上的壓降較大，則引入的去耦電容可能毫無意義。由貼片電容的封裝可知電容值的大小和引線電感值成正比關系，這樣在靠近高頻IC端只能接很小的去耦電容，盡管小電容的穩壓作用有限，需要外部網絡不斷的給小電容充電，但是降低了外部網絡的工作頻率，這樣外部電源網絡上就可以接更大一點的去耦電容，如此這樣隨著電源網絡距IC的距離的增加，所加的去耦電容值也不斷加大。在高頻PCB設計中電源地平面對有著不可替代的作用，臨近的電源地平面的電容作用可有效的穩定電壓。但是這種結構相當于無數個小電感和電容的串并聯會形成諧振腔，諧振電壓波會在平面內傳播形成駐波，對臨近的電路和信號產生干擾［6］。因此有效的消除諧振是合理應用平面電源網絡結構的關鍵。

在電源網絡設計中，添加去耦電容可以供給瞬時電流，但是在特定頻率下電容和電感發生諧振，這樣不僅不能提供電荷反而會增大阻抗。因此在加去耦電容時要特別注意添加位置以及電容值的大小，避免諧振。添加去耦電容以及采用平面網絡最終的目的是能為用電器提供穩定的電壓。檢驗PDN上去耦電容的添加及平面放置的合理性可以從IC端測試PDN的阻抗來判斷，由ΔV=Z×dI/dt可知在瞬時電流一定的情況下電壓噪聲和阻抗有關，因此PDN的設計要盡量減小阻抗，降低電壓噪聲，通常用電器的電壓噪聲容限為5%。由于在電源網絡的不同位置工作頻率不一樣，因此在不同位置根據工作頻率和電壓噪聲容限可計算出來一個最大可允許阻抗及目標阻抗，圖8所示為不同位置的工作頻率以及相應頻率下的目標阻抗，設計的PDN阻抗不能超過目標阻抗，可以通過測試PDN阻抗來分析，來檢驗去耦電容和平面對的添加的合理性，如果測試阻抗超過目標阻抗應該在適當位置添加或修改去耦電容，調節平面對，直到測試阻抗滿足目標阻抗為止。

圖8 PDN的目標阻抗

4 電源完整性仿真

由上述電源完整性的分析可知，設計電源網絡的關鍵是采用平面和添加去耦電容，檢驗電源網絡的關鍵是平面的諧振問題和從存儲器端所看到的電源網絡的阻抗問題。

4.1 諧振分析

把PCB和PKG合并導入到Siwave中，進行諧振分析，分析頻率范圍選100 MHz～1 GHz，選擇諧振比較嚴重的一個仿真結果，圖9所示為頻率在0.8 GHz時板上Vdd與GND平面對的諧振情況，圖中不同的顏色區域表示不同的諧振電壓，根據左邊的顏色和諧振電壓對比條，可知黃色區域是諧振較嚴重的區域。為了避免諧振影響，IC器件應該放置在遠離諧振的地方，但這是不現實的，因為在此頻率下PCB板的大部分面積都有振蕩，在此可減小Vdd和GND的間距來抑制振蕩，或者加旁路電容。在此用旁路電容的方法，在PCB板上Vdd和GND平面對之間選擇振幅較強的多處位置加去耦電容，電容值為1 nF串聯電感為40 pH調節串聯電阻的值為5 mΩ時，重新仿真的結果如圖10所示，整個區域顯示綠色，表示諧振電壓接近0，諧振電壓大大減小。因為振蕩波峰相當于平面的等效電感和電容發生反諧振，加上電容后改變了反諧振頻點，在此需要調節旁路電容的串聯電阻，使阻抗和平面阻抗匹配減小反射，在實際中采用可控串聯電阻的陶瓷旁路電容。

圖10 0.8 GHz下添加旁路電容后的諧振電壓

4.2 電源阻抗測試及優化

在Siwave下在控制器和存儲塊接口端添加port在0.1 MHz～1 GHz下進行S、Y、Z參數掃描，從而得到圖11所示的阻抗結果。由圖可見在頻率升高到100 MHz時，實際阻抗在1.5 Ω～3 Ω之間，也超出目標阻抗，由于PKG上的電源線較細，隨著頻率的升高阻抗不斷增大。為了降低實際阻抗，在最靠近晶體管端添加去耦電容，為高頻電流提供電荷。圖12為添加寄生電感為100 pH串聯電阻為1 mΩ的1 nF電容后的結果，此去耦電容的諧振頻率為GHz，可以看到頻率在100 MHz～1 GHz內阻抗下降到1 Ω以內，但是在35 MHz處有個反諧振點，此點阻抗為2.5 Ω，超出目標阻抗，為了使阻抗線盡量低、盡量平滑，需要降低此反諧振點處的阻抗，再在PCB上距PKG最近的位置加50 nF去耦電容(寄生電感為400pH串聯電阻為1 mΩ)，重新仿真結果如圖13所示，這樣整體阻抗就低于1 Ω，滿足目標阻抗的要求。

圖9 0.8 GHz下平面對上的諧振電壓

通過諧振分析和阻抗分析以及電源網絡的優化后，電源網絡阻抗減小，從而能為高速工作的存儲器提供較為理想的電源。

圖11 4個IC端口所測得電源網絡阻抗

圖12 在IC入口處PKG上加10 nF去耦電容后的阻抗

5 信號完整性分析

信號完整性是指構成信號的電壓電流波在信號網絡上傳播時不斷感受信號網絡的阻抗變化，如果信號網絡阻抗發生變化，信號就會在變化處發生反射，導致信號畸變退化。在高頻電路中信號完整性問題主要包括延遲、反射、振蕩、串擾等問題。延遲是信號在傳輸線上的傳播延時，延遲對系統的時序有很大的影響。反射是由于阻抗不匹配而造成的信號能量不能完全吸收，線路的拐角、過孔、線寬突變、端接不匹配等都可能引起反射，是信號畸變的最主要原因。振蕩是由于傳輸線上過度的電感和電容諧振引起的。串擾是傳輸線上的信號受到其他傳輸線上信號的干擾而發生畸變［7］。加大傳輸線間距，減小平行傳輸線的平行長度可有效抑制串擾。實際信號的完整性問題是多方面問題綜合的結果。

圖13 在PCB上最靠近PKG處加50 nF去耦電容后的阻抗

在存儲器高速工作過程中，控制器和存儲塊之間的數據總線、命令線、地址線在傳輸信號時可能發生各種完整性問題，將導致存儲器命令誤操作、讀寫數據的不正確以及存取地址的錯誤等問題，嚴重影響存儲器的正常工作。因此在電路設計時信號線寬要合適減小反射，線長要一致避免個別信號的時延，采用蛇形走線減小信號線的平行長度。最后為了保證信號線的設計合理，必須通過完整性仿真，進行驗證。

在對信號線進行仿真時，選擇合理的分析模型準確反映信號完整性問題是非常重要的。在此采用S參數和IBIS模型進行仿真，S參數用于描述不同頻率下信號在某一端口入射波進過網絡傳輸后到另一端口的反射波的電壓關系［8］，包含了時延、串擾等各種問題，是綜合所得的結果，因此能夠準確的反應信號網絡的全部信息。對于信號輸入端口和輸出端口，由于IBIS模型是從實際的器件中提取得到的，能夠較準確的反應管腳信息，且可以免費從生產商得到，所以端口采用廠商提供的IBIS模型［9］。有了這兩個模型就可以在ADS下搭建平臺進行仿真優化，解決信號完整性問題。

6 信號完整性仿真

6.1 S參數提取

在Siwave下，在連接控制器和存儲塊的數據線、地址線、命令線兩端加測試點port，然后在0～2 GHz的頻率范圍內進行S參數掃描。掃描結果如圖14所示，為控制器和存儲器間24根信號線的S參數。

6.2 ADS下仿真

在ADS下搭建平臺，把Siwave下得到的S參數導入到信號網絡中，并把從生產廠商得到的控制器和存儲塊的IBIS接口模型導入到ADS中的端口模型中，在控制端為仿真電路提供周期為3.4 ns，上升沿和下降沿為200 ps的信號激勵源。在存儲塊的IBIS接口端測試電壓，由于24根傳輸線的仿真結果放在一起較為混亂，現選取5條有代表性的傳輸線在存儲塊接口端的電壓仿真結果如圖15所示，由圖可見信號v1的過沖電壓較大，v2有較長的時延且峰值較大，v3有明顯的反射現象，v4有較長時間的振鈴效應，v5也不夠理想。

圖14 24根信號線的S參數仿真結果

圖15 5根信號線輸出端口的電壓波形

6.3 信號網絡優化

從上述的仿真結果可見，信號網絡并不理想，存儲器在這樣的信號下不可能正常工作。在此需要對PCB和PKG上的信號線進行修改，在修改過程中既要遵守信號優化的基本規則，又要根據不同信號線的具體問題進行具體處理。在此對v1和v3信號線應特別注意信號線阻抗的突變和過孔處理，v2信號線應注意線長和其他信號線長的差別以及線上是否有比較明顯的寄生電容，v4信號線注意線上是否寄生了過多的電感和電容，v5可能受其他信號的干擾較大。經過優化后的PCB和PKG板，再次提取S參數，并在ADS下仿真，結果如圖16所示，可見信號質量有明顯的改進，如果改進后的信號網絡還不能滿足要求，則需要進一步優化。

通過S參數和IBIS模型在ADS下的仿真能夠檢查信號網絡的完整性問題，并通過優化可改善信號質量，減少存儲器的錯誤操作。

圖16 優化后5根信號線輸出端口的電壓波形

7 結論

由于電路設計的高密度、高速度要求，電源完整性和信號完整性問題越來越受到重視。由于低成本的要求、生產周期的限制以及越來越激烈的市場競爭，通過測試PCB板的完整性問題，再進行改進將越來越沒有競爭力。通過Siwave和ADS仿真能很好的優化電源和信號網絡的完整性問題，避免了由于高頻效應引發的問題，并且極大的縮短了產品的開發周期，提高了設計的成功率，節約了成本。因此基于Siwave和ADS集合進行的前仿真是十分有意義的。

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