新型全同步高分辨率DPWM設計

唐 寧，謝穎君

(桂林電子科技大學，廣西桂林541004)

數字脈寬調制器(DPWM)已經成為了許多電源轉換器的基本構成模塊［1，2］。DPWM的頻率取決于電源轉換器的運行情況。而DPWM的分辨率決定了輸出電壓/電流控制精度。因此DPWM的分辨率對電源轉換器的性能有著至關重要的影響。

1DPWM基本原理和類型介紹

傳統的DPWM結構是由一個比較器、一個計數器還有一個RS觸發器組成。這種DPWM結構簡單，能保持很好的線性度。主要是通過幾個預定義的閾值產生電源轉換器所需的門控信號。此類設計，最小時間步進等于計數器的時鐘周期，分辨率的位數nDPWM可以通過式(1)計算出來。

其中fSW是DPWM的時鐘頻率，fCLK是計數器頻率。為了降低電感和電容的尺寸，現在電源轉換器的設計正朝著高的開關頻率發展為了更好的數字應用，DPWM分辨率的位數必須大于A/D轉換器分辨率的位數。這樣可以避免極限環現象。雖然DPWM可以使用計數器和比較器的方法來簡單實現，但這種方法的弊端在于，隨著DPWM分辨率的提高，所需的系統時鐘頻率會要求提高的更多。到開關頻率f，需要N位的DPWM，而此時的時鐘頻率需要到達2Nf才能滿足系統要求［10］。對于現在的開關電源而言，顯然是難以滿足的。例如，系統的開關頻率達到了1 MHz，需要DPWM的分辨率達到10 bit，此時要求時鐘頻率需要達到1 GHz。這樣不但使設計變得更加復雜還會導致成本的增加。隨著半導體技術的發展，SiC和GaN功率管能夠使開關頻率變得更高，減小了電源轉換器的尺寸降低了成本，提高了電源轉換器的動態性能和功率密度。然而這些電源轉換器都需要高頻率高分辨率的脈沖調制器(HRPWM)。HRPWM的另外一個重要的應用是在DC-DC轉換器。無論是穩壓器模塊或者占空比控制輸出功率電路，還是功率器件之間的開關延時不匹配需要準確調整。因此電力電子技術和數字控制技術的發展，使更高分辨率的PWM成為必須。

為了克服這個問題，提出不同解決方法。文獻［3-9］提到了幾種基于FPGA的解決方法。這幾種解決方法共同的方案是用一個粗調分辨率的時鐘計數器和幾個內嵌的時鐘管理(DCM)來實現。在計數周期開始時置位PWM信號，然后由計數器和DCM共同作用產生復位信號。除了文獻［6，8］，其他論文采用的延時復位信號電路都不是完全同步的設計。異步電路難以進行靜態時序分析而且由于FPGA中控制邏輯和走線延時可能產生毛刺。同步設計可以提高電路的可靠信，簡化設計過程。除此之外設計可以更加獨立于工藝，可移植性強。文獻［11-13］的DPWM設計采用的是混合型的設計是無延時的可以達到高的響應速率但是線性度不夠。

表1簡要的比較了幾種不同結構DPWM的主要參數。表格分為粗調計數器頻率，實現的分辨率，平衡的路徑。平衡路徑數越大越難設計單調的DPWM。還指出是否有是同步設計和有無毛刺。

表1 幾種HRPWM結構比較

2 完全同步的高分辨率DPWM方案

本文提出一種完全同步的高分辨率DPWM的方案，不僅避免使用不穩定的高頻時鐘而且提供了更加方便的最終實施。它是基于FPGA內部可用的DCM資源。這種結構的關鍵部分是FPGA提供的片上DCM。DCM模塊框圖結構如圖1所示，DCM提供4個對輸入時鐘(CLKIN)的時鐘偏移。CLK0是CLKIN的同步信號輸出與CLKIN無相位偏移;CLK90與CLKIN有90°相位偏移;CLK180和 CLK270分別與CLKIN有180°和270°的相位偏移。CLKFB是反饋時鐘輸入，通過反饋時鐘可以通過CLKFX輸出一定范圍的倍頻時鐘卻與輸入時鐘無相位差。

圖1 DCM模塊框圖

DCM模塊具有移動時鐘信號相位的能力，能夠調整輸入輸出信號的建立和保持時間，支持對其輸出 CLK0，CLK90，CLK180，CLK270 進行相位粗調和細調。最小相移動可以達到1%輸入時鐘周期的精度并且具有補償電壓和溫度漂移的動態相位調節能力。因此到可以得到多個頻率相同但相位不同的輸出時鐘。如圖2所示DCM輸出時鐘的相位調整需要通過屬性控制PHASE_SHIFT來設置。PS設置范圍為-255到+255，因此最小可以獲得1/256輸入時鐘的相位移動。如果輸入時鐘為100 MHz，需要將輸出時鐘調整+0.9 ns的話，PS=(0.9 ns/10 ns)×256=23。如果PHASE_SHIFT值是一個負數，則表示時鐘輸出應該相對于CLKIN向后進行相位移動;如果PHASE_SHIFT是一個正值，則表示時鐘輸出應該相對于CLKIN向前進行相移。

圖2 固定精度的相移結果

文獻［5］利用DCM的可變相移功能來實現DPWM，然而這方法需要幾個時鐘周期來改變占空比。降低了DPWM的動態性能。而且采用的是異步電路將時鐘分為4個限象。本文提出一種采用DCM固定相移來設計全同步DPWM.。首先介紹基于DCM分辨率為2 bit的DPWM結構。然后在這種結構的基礎上延伸出高分辨率DPWM結構。

該結構電路圖如圖3所示輸入時鐘clk經過DCM處理后產生4個相位偏移差值為90°的輸出時鐘。DPWM的占空比是由m+1位的ZK控制。CNT是m-1位計數器。當計數器的值等于ZK(m:2)時，CL信號有效。計數器 CNT等于0而且 ZK(m:2)不等于0時，信號SETR有效。如圖4所示當m=4，ZK=“01010”當計數器計 cnt=“010”時，CL信號有效。當cnt=0且ZK≠0時SETR信號有效。4個寄存器實現了一個多相位同步電路，ZK低兩位控制多相電路的相移，從圖4中可以看出ZK的低兩位為“10”選擇了clk2。因此在clk2的上升沿將CL信號值賦RS鎖存器復位端使pwm輸出“0”。這個結構的優點就是數字電路產生的RS鎖存器的復位信號是同步的。如果用異步電路來復位RS鎖存器就很難進行靜態時序分析，而且由于FPGA的控制邏輯和走線原因將很容易產生毛刺。

圖3 基于DCM的DPWM結構電路圖

圖4 占空比命令為“01010”DPWM波形圖

為了提高PWM的分辨率，將提出一種改進的可擴展結構。n=m+k是占空比控制ZK的位數，其中k≥2。該結構包括m位同步計數器，r個DCM，p(p=4×r)個邊緣觸發器。一個p選一的選擇器，以及一個SR鎖存器(輸出pwm信號)。計數器的位數是可配置的。當計數器等于ZK低m位的值時，clrd有效。計數器的值等于0而ZK≠0時，setd有效。這兩個信號產生SET個RESET信號從而控制RS鎖存器。計數器和全部的DCM有相同是輸入時鐘CK。DCM的4 個相移CLK0，CLK90，CLK180，和CLK270 產生一組p個的相移時鐘{CKi}其中0≤i＜p，所有的時鐘CKi具有相同的時鐘周期且占空比都是50%。CKi與CKi-1相位差為TCK/P。最小相移為一個周期TCK的1/256(k≤8)，DCMj的相移值必須設置為j×64/r其中0≤j＜r。圖5用p個觸發器來實現多相同步電路。FFi是CKi時鐘的上升沿觸發。p選一的選擇器用ZK的低k位來選擇CLRi信號來清零SR鎖存器。為了提高所設計電路的速度，例如最小允許路徑延時，從信號的輸入端到輸出是不同的。如果忽略相位的值，那么最小路徑延時都是TCK/2。該結構的DPWM最大時鐘頻率只受DCM的影響。因此很容易擴展所需要p的值。從式(2)可以得出該多相同步電路的時序約束沒有先前的設計那么嚴格了，可以實現更高的時鐘頻率。

其中tpmax(FFi)是觸發FFi輸入時鐘到輸出端的最大傳輸時間，tSU(FFp/2+i)是觸發器建立時間。tpmax(net)是路徑延時。TCK0/2是CK0與CK4上升沿之間的時間差，δmax(CK0，CK4)是 CK0與 CK4上升沿同時到達的最大時間差。對于一個特定的FPGA系列，p的值取決于DCM模塊的可用數量，以及每一個DCM可用驅動的全局時鐘線數量而且必須確保多路選擇器的輸入路徑延時小于TCK/p。

圖5 多相同步電路

圖6 基于DCM的HDPWM結構

3 基于DCM的HRPWM結構具體實現

該結構采用了3個DCM模塊來實現高精度DPWM。電路如圖6所示該電路圖的m=8，k=3。該電路已經用Verlog語言進行實現了。第一DCM把輸入時鐘進行四倍頻得到時鐘CK。時鐘CK分別作為DCM0和DCM1的輸入時鐘。Cnt是一個8 bit的計數器，如前面分析的SETD信號和CLRD信號由計數器和dc最高8 bit有效位控制。FFa和FFb儲存這兩信號。下降沿觸發的觸發器FFc和FFd主要避免由于CK0和CK2相位反向可能產生的故障。DCM0和DCM1產生8個相位時鐘CK0，CK1……CK7(圖 6 只標明 CK0，CK1，CK2，CK3)。把DCM1的相移屬性值設置為32，那么輸出時鐘就相移TCK的32/256。在進行引腳綁定的時候需要把DCM0和DCM1綁定在合適的位置。如果采用的是Xilinx XC3S500E Spartan-3E的開發板可以分別將其分配在DCM_X0Y0和DCM_X1Y0，這樣可以使它們盡量靠近，避免路徑延時。兩個DCM可以驅動四個全局時鐘線，因此電路必須工作在 CK0，CK1，CK2，CK3的上升沿或者下降沿。FF4，FF5，FF6，FF7必須是下降沿觸發。由于占空比的變化在步進時間上引入非線性因素，但是這種FPGA的走線結構解決不了這個問題。這種結構平衡路徑為8而且是一種無毛刺的全同步設計電路。

4 實驗結果分析

為了驗證設計的正確性，將DPWM的輸出與開發板的SMA引腳綁定并且通過同軸電纜與示波器相連。為了能在示波器屏幕上完整的顯示整個脈沖和最小時間增量，應當選擇適當的占空比輸入。圖7是不同占空比命令輸入對應輸出脈沖的寬度。從圖中可以看出DPWM具有很好的線性度。預期單位占空比變化對應的時間增量Δt為625 ps。由于RESET信號需要經過多相電路而SET信號則直接控制RS鎖存器，因此會出現一點偏差。可以通過文獻［6］提到的方法降低這種偏差，或者讓FFe觸發器在CK2的上升沿觸發。但是通常數字控制器會這彌補種偏差。

圖7 占空比命令從“11000”到“10100”DPWM輸出波形

5 結論

本文論述了一種新型全同步DPWM結構并且用Xilinx Spartan-3E FPGA進行實現。該結構的最大時鐘頻率是由DCM決定而不是多相電路。實驗結果表明當輸入時鐘為50MHz，DPWM的頻率為1 MHz，時間分辨率達到了625 ps同時保持了完全同步性。

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