高分辨率全幀CCD高速驅動設計

唐亞軍 ， 郭喜慶 ， 余 錦 ， 朱 涵 ， 楊敬嫻

（1.中國科學院 光電研究院，北京 100094；2.中國科學院大學 北京 100090）

隨著航空遙感相機應用水平的不斷提高，其對有效載荷和數據處理速度提出了越來越高的要求。全幀CCD作為高靈敏度圖像傳感器，分辨率高、感光面積大，廣泛應用于航空遙感。但因其像素高、幀頻低，無法滿足高速航拍的需求[1]。加之傳統的專用集成驅動設計的可配置靈活性低，應用范圍受到限制。因此，關于高分辨率、高靈活性的高速CCD驅動的設計具有實質性意義。本文以FPGA作為CCD驅動時序產生的核心單元，以FTF5066M為例，完成了全幀CCD的高速驅動的設計。結構圖[2]如圖1所示。光敏區四角嵌入了MOS單元，構成4個輸出放大器。MOS單元上包括實現像素拼接的加法門SG，輸出門OG控制光生電荷有序輸出。光生電荷在四相垂直行驅動脈沖A和傳輸門TG的控制下，將電荷轉移到水平移位輸出寄存器中。三相水平驅動脈沖C驅動輸出寄存器中的光生電荷有序地輸入到輸出放大器中。

1 FTF5066M結構

FTF5066M是一款具有33 M像素的高分辨率全幀CCD圖像傳感器。由光敏區和上下水平移位輸出寄存器組成。光敏區包括X、Y、Z、W象限，每行5 040像素，包含有效像素4 992個、過渡像素8個、黑像素40個；每列包括6 726個像素行，有效像素6 668行、黑像素12行、啞像素46行。其內部

圖1 FTF5066M內部結構圖Fig.1 FTF5066M internal structure

2 硬件電路設計

FTF5066M驅動電路包括穩壓變換電路、偏置電壓電路、驅動脈沖產生電路、垂直水平驅動電路[3]。本文以邏輯門陣列FPGA為驅動時序脈沖產生電路的核心，采用分離元件，結合FTF5066M四輸出通道結構特點進行了高速驅動電路設計。驅動電路組成結構如圖2所示。

圖2 FTF5066M驅動電路框圖Fig.2 FTF5066M driven circuit diagram

2.1 穩壓變換電路

LM317是一款具有過載保護功能的正三端可調穩壓器，輸出電壓范圍1.2 V到37 V。線性調整率高達0.01%，能充分滿足CCD時序脈沖電路和偏置電路的電壓穩定性要求[4]，如圖3所示。

圖3 穩壓變換電路Fig.3 Voltage conversion circuit

旁路電容C2和電解電容C1抑制紋波對輸出電壓的干擾。去耦電容C3提高了變換電路的瞬態響應，取值1 μF到1 000 μF。D1可抑制斷電時 C3對 LM317的沖擊。LM317在輸出端Vout和調整端ADJ間保持1.25 V穩定電壓，調整R2輸出可控電壓：

當 1 A≥Iout≥10 mA，IADJ≤5 μA。 因此當輸出電流大于10 mA時，可忽略IADJ對Vout的影響。在滿足LM317的最小穩定工作電流1.5 mA條件下，圖3中的參數實現了1.2 V到27 V輸出電壓要求。

2.2 偏置電壓電路

正確的偏置電壓是FTF5066M正常工作的必要條件，各偏置電壓需要滿足以下要求[5-6]。

VNS：N型襯底電壓，20 V到28 V。VNS越大CCD抗暈能力越強；反之動態范圍越廣。根據航拍相機對高動態范圍要求[7]，暫取 20 V。

VPS：P型襯底電壓，典型值6 V。

VSFD：源級跟隨器漏極電壓，該電壓是跟隨器工作電壓，典型值20 V。

VRD：漏極復位電壓，典型值20 V。

RG：柵極復位電壓，其值為CCD輸出信號復位電壓水平，取20 V。

SG：加法門電壓，典型值4 V。

VOG：輸出門柵極電壓，取6.5 V。

VSFD和VNS取自穩壓變換電路的輸出，其它偏置電壓利用分壓電阻由VSFD分壓得到。

FTF5066M的輸出寄存器極其脆弱，其4個偏置電壓需滿足安全的上電順序 （下電順序相反）：VNS、VSFD、VRD、VPS，且 VPS不能先于 VSFD、VRD到達芯片管腳。利用BAT74反向截止特性，偏置電壓保護電路如圖4所示。滿足了VSFD和VRD電壓差不超過5 V，VSFD不大于VNS的要求。FTF5066M易受到靜電放電損壞，須確保VPS小于VSFD和VRD，保證VRD不高于VSFD電壓。

圖4 偏置電壓保護電路Fig.4 Bias voltage protection circuit

2.3 驅動電路

四相垂直行轉移脈沖A轉移狀態時高電平11 V；光積分狀態時高電平8 V。因此，轉移脈沖的高電平需根據CCD工作狀態進行選擇。本文將N溝道和P溝道MOSFET的漏極串接作為輸出端，設計了高電平選擇電路，如圖5所示。圖中MIC4417起到開關作用，MIC4417的VS端分別接入電壓11 V和8 V，實現了SIS2300的柵源電壓VGS>0，SIS2301的VGS<0開通條件。EL7222將FPGA信號輸出電平轉換成TTL電平，完成與MIC4417的連接。out1端電壓與ina同相，out2端電壓與inb反向。因此，ina與inb的短接實現了兩MIC4417交替開通。從而使得兩MOSFET在Vin控制下交替導通完成脈沖A的高電平在11 V和8 V之間的轉換。

時序脈沖產生電路核心器件FPGA的IO扇出系數小、驅動能力小，產生的驅動脈沖信號無法直接驅動CCD完成光生電荷轉移。驅動電路需將FPGA產生的驅動時鐘信號進行功率放大，以滿足CCD對驅動電壓和電流以及時序的要求[3]。

EL7202是一款具有2 A峰值驅動電流高速時鐘驅動器，最大輸出電壓16.5 V。負載電容1 000 pF時，上升時間tR和tF下降時間均不超過20 ns，足夠滿足四項垂直驅動脈沖A和傳輸門時鐘TG的功率放大要求。

圖5 垂直行驅動脈沖高電平選擇電路Fig.5 High level selection circuit of vertical pulse

FTF5066M的三相水平像素驅動脈沖C、加法時鐘信號SG和復位時鐘信號RG共同實現光生電荷的水平轉移。讀出頻率高達25 MHz，驅動器應具有更短的上升時間和下降時間，以滿足水平驅動脈沖瞬態響應的要求。74AC04是一款六驅動先進高速CMOS驅動器，最大輸出電壓為6 V，典型瞬態傳播延遲時間tPD為4 ns，滿足CCD對水平驅動脈沖信號的電壓和時間特性要求。

結合FTF5066M的時序脈沖驅動信號的特點，圖6以A1、TG為例設計了垂直驅動電路，電荷復位信號CR的驅動電路應在V+端接入+5 V電壓，這樣才能達到CR的變化幅值為5 V。其他信號直接接入高電平選擇電路HLSC（圖5）的Vout端，R6和C12用于防止過沖，去耦電容應盡量靠近管腳。圖7設計了水平驅動電路，圖中電阻和穩壓二極管并聯后與電容串聯構成了正電壓鉗位電路。注意在滿足穩壓二極管鉗位值條件下，需保證鉗位電路的時間常數τ大于5Tc，其中τ=RC，Tc表示水平驅動時鐘周期。否則驅動信號將產生嚴重失真，出現尖銳脈沖。

圖6 垂直驅動電路Fig.6 Vertical driven circuit

2.4 時序脈沖產生電路

時序脈沖產生器件FPGA集成度高、速度快、可配置型好，非常適合CCD驅動的設計。目前關于FPGA外圍電路的設計已有很多資料，可參考文獻[8]。實驗階段，本文采用Altera公司EP1C12型FPGA作為驅動脈沖產生電路核心器件。速度等級-8時，鎖相環最低行列時鐘輸出頻率275 MHz（晶振頻率15.625 MHz），能充分滿足FTF5066M全幀CCD驅動電路對時序頻率的要求[9]。因此，可將FPGA的IO端口與前面所設計的驅動電路的相應接口連接，產生12路行列時序脈沖，其中包括垂直驅動時鐘高電平選擇電路的控制時鐘Vin。

圖7 水平驅動電路Fig.7 Horizontal driven circuit

3 時序設計與仿真

3.1 FTF5066M驅動時序分析

CCD完成積分后，垂直行轉移脈沖將幀圖像逐行轉移到水平移位輸出寄存器中。FTF5066M的幀轉移時序見文獻2的圖5。

幀轉移時序分為三階段。FTF5066M首先進入光積分階段，光積分結束后進入幀轉移階段，最后進入空閑階段。SSC是系統基準時鐘，CR為CCD電荷復位信號，與VNC耦合共同實現光生電荷的復位。外部觸發信號Trig上升沿后的第一個SSC脈沖上升沿觸發CR信號，CCD進入積分階段；Trig下降沿觸發幀轉移的開始，下降沿后的SSC第一個上升沿觸發VA高電平，用于控制四相A時鐘高電平的轉換?？臻e階段A時鐘均保持低電平，積分階段A2、A3、A4變為高電平，A1的低電平實現像素的阻隔。幀轉移階段，SSC高電平階段進行垂直行轉移，低電平階段完成水平光生電荷的轉移，三相水平驅動脈沖C驅動將光生電荷逐個轉移到輸出寄存器中，SSC的上升沿由C2的上升沿觸發。

3.2 FTF5066M驅動時序設計

目前基于全幀CCD的相機大多采用單通道輸出方式，幀頻不超過1 fps，難以滿足高幀頻應用要求。特別是大面陣CCD，幀頻就更低。本文結合FTF5066M光敏區四通道可輸出的結構特點，設計了四通道并行輸出時序驅動。為使光生電荷分別向4個通道移動，需將X、Y、Z、W 4個象限的水平和垂直驅動信號按照一定順序組合為統一的驅動信號。圖8中實線表示光生電荷流動方向，黑框外的信號表示與FPGA的統一接口。該方法設計的驅動時序，僅需3363次垂直轉移和2529次水平轉移，而單端輸出需分別6 703次和5 049次轉移。

3.3 實驗結果及分析

本文采用Quartus II進行FTF5066M驅動時序設計。實驗仿真中，EP1C12采用50M的外部晶振。FTF5066M的復位門時鐘RG的高電平保持時間是所有驅動信號中最小時間單位 （倍頻時鐘C_ss的時鐘周期），幀轉移時序仿真如圖9所示。圖中C_ss信號是外部晶振Cin通過鎖相環PLL三倍頻獲得的150M最小基本時鐘。Trig信號觸發計數器產生系統基準時鐘SSC，同時通過該計數器產生垂直四相轉移時鐘。采用分割法將水平驅動信號6等分，在SSC下降沿的觸發下，利用狀態機產生三相水平轉移時鐘、RG及SG信號的輸出。關于垂直轉移時鐘和水平轉移時鐘的相位關系如圖10、圖11所示。

圖8 FTF5066驅動信號分配圖Fig.8 Drive signal distribution diagram of FTF5066M

圖9 幀轉移時序圖Fig.9 Frame transfer sequence diagram

圖10 垂直轉移時鐘相位圖Fig.10 Vertical transfer phase diagram

圖11 水平轉移時鐘相位圖Fig.11 Horizontal transfer phase diagram

以系統基準時鐘SSC為參考標準，圖10所測時間值的垂直轉移時鐘絕對相位誤差不大于5 ns；以加法門時鐘SG為參考標準，圖11中水平轉移時鐘的絕對相位誤差不超過0.05 ns，充分滿足FTF5066M的工作時序要求[2]。在25 MHz的水平時鐘頻率四通道輸出模式下，水平轉移時間為：th=2 529 ×40 ns=101.16 μs， 而行轉移時間采用了典型值[2]27.5 μs。在30 ms的積分時間條件下，實現了2.161 3 fps的快速幀頻，與單通道輸出速率0.7 fps相比[2]，大幅度提高了航空遙感相機拍攝速度。

實驗中，驅動電路在30 s時間內獲得了64幀采集圖像，接近2.161 3 fps×30 s=64.8幀的理論計算值。30 s定時試驗中由于幀結束信號未收到，最后0.8幀圖像未被寫入幀存儲區。圖12是FTF5066M利用上述驅動電路所獲的四路并行輸出合成圖。由于FTF5066M的4個輸出放大器增益誤差和隨機噪聲的存在，X、Y、Z、W四象限的邊界出現了細微灰度差，可在后續圖像處理中通過濾波和灰度變換[10]得到正確的采集圖像。

圖12 TFT5066M四路并行輸出圖Fig.12 FTF5066M four parallel output diagram

4 結 論

采用FPGA作為時序發生器，利用分離器件設計的高分辨率全幀CCD驅動電路在實驗中能產生正確的驅動信號和偏置電壓，并得到了成功應用。利用FTF5066M的結構優勢設計的配置靈活的四通道并行輸出高速驅動，提高了全幀CCD的幀頻，為高速航空遙感相機的設計打下了良好的基礎。但在是四通道并行輸出方式應用中，圖像象限邊界出現了細微的灰度差，這對后期PCB電路的結構優化設計和圖像處理提出了新的挑戰。

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