基于TD-LTE終端的連續(xù)時間ΣΔ ADC的設計*

黃 沫，陳弟虎，葉 暉，徐 肯，郭建平

(1.中山大學理工學院，廣東 廣州 510275 2.廣州市廣晟微電子有限公司，廣東 廣州 510006 3.廣東順德中山大學卡內(nèi)基梅隆大學國際聯(lián)合研究院,廣東 佛山 528300)

然而，越來越多的報導顯示，LTE智能機終端耗電非常驚人[2-5]。因此，未來很長一段時間內(nèi)，TD-LTE終端都將以數(shù)據(jù)卡的形式出現(xiàn)(數(shù)據(jù)卡以USB供電，對功耗不敏感)；而TD-LTE其功耗要達到目前3G手機的水平，則要到2014年下半年后。當然，終端功耗過大是個多方面的問題，涉及到通信系統(tǒng)、射頻芯片的功耗、基帶算法的復雜程度等方面。

本論文著力于解決TD-LTE終端射頻芯片功耗的問題，基于0.13-μm CMOS工藝設計了一款低功耗TD-LTE射頻終端芯片使用的連續(xù)時間ΣΔ ADC(CTDSM)。

1 系統(tǒng)設計

從文獻[6-7]可知，傳統(tǒng)接收機架構(gòu)中(如圖1(a)所示)的低通濾波器(LPF)功耗非常大。對于TD-LTE這種需要支持IQ正交混頻和MIMO，也即是需要四個傳統(tǒng)的LPF，功耗更大。若能省去(如圖1(b)所示)，必將有效降低TD-LTE終端射頻芯片的功耗。

圖1 (a) 傳統(tǒng)接收機架構(gòu)(b) 省去LPF的接收機結(jié)構(gòu)

LPF在傳統(tǒng)接收機架構(gòu)中起兩方面的作用：抗混疊濾波，以及抑制鄰道干擾。若想省去LPF，則需要在系統(tǒng)架構(gòu)上做相應的調(diào)整。出于此考慮，本文采用連續(xù)時間ΣΔ ADC。離散時間和連續(xù)時間ΣΔ ADC的結(jié)構(gòu)如圖2所示。可以看出，二者最大的區(qū)別在于離散時間ΣΔ ADC(DTDSM)是先采樣，后進行環(huán)路濾波H(z)；而對于CTDSM，是先經(jīng)過環(huán)路濾波H(s)，后進行采樣。因此，采用CTDSM，利用其環(huán)路濾波H(s)的抗混疊濾波器效果，可以省去LPF。此外，從文獻[8]的綜述可以看出，CTDSM已經(jīng)普遍可以達到10～12ENOB，10～100 Ms/s的水平，非常適合于TD-LTE這種高精度、中等帶寬系統(tǒng)的應用。

對于省去LPF后鄰道選擇性的問題，本文采用的如文獻[9]的方法，降低ADC前級電路的增益以滿足要求。ADC動態(tài)范圍的指標也由文獻[9]得到：對于20 MHz信道帶寬的情況下，所需動態(tài)范圍為64.4 dB，其它帶寬可以此類推。

圖2 (a) DTDSM結(jié)構(gòu)示意圖 (b) CTDSM結(jié)構(gòu)示意圖

2 連續(xù)時間ΣΔ ADC的設計

2.1 過采樣率(OSR)的選擇

由ΣΔ的原理可知，對ΣΔ ADC過采樣使量化噪聲的功率分布在更寬的頻帶內(nèi)，減少信道頻帶內(nèi)的噪聲；OSR率越高，帶內(nèi)噪聲功率越小。但更高OSR必將導致電路工作更快，功耗急劇增加。在本論文采用的0.13-μm CMOS工藝下，電路采樣速度的上限為500 MHz左右，而最寬的信道帶寬為TD-LTE的20 MHz(30.72 Ms/s的轉(zhuǎn)換率)，因此最高不能超過16倍采樣率，OSR不能超過8。

TD-LTE需要支持五種帶寬，如果每種帶寬都用一套單獨的電路來實現(xiàn)，芯片面積將非常大，因此在此必須考慮設計復用。如表1所示，CTDSM將采用兩套系數(shù)(10 MHz帶寬以下的用Slow Mode系數(shù)，其他的用Fast Mode系數(shù))，OSR根據(jù)帶寬不同發(fā)生改變(最寬帶寬下的OSR不能超過8)。同時，為了保證輸出接口速率符合系統(tǒng)定義的要求，ADC后級CIC濾波器的抽取系數(shù)、降頻系數(shù)M都將相應的改變。

抽象美術(shù)于20世紀初產(chǎn)生于國外，在中國傳統(tǒng)繪畫中沒有與之對應的作品。而中國的草書，則可以看作是一種抽象的藝術(shù)。

表1 ADC及后級參數(shù)設置

2.2 環(huán)路濾波器結(jié)構(gòu)設計

本文CTDSM的原理圖如圖3所示。為減小時鐘抖動(clock jitter)對ADC的影響，ADC采用了3位量化的量化器，并采用了非歸零碼(NRZ)反饋波形的DAC。為了提高ADC的線性度，量化器量化后的數(shù)據(jù)將經(jīng)由動態(tài)元素匹配(DEM)模塊處理后輸出。

單環(huán)和級聯(lián)結(jié)構(gòu)(MASH)是ΣΔ ADC中最常用的兩種環(huán)路濾波器結(jié)構(gòu)。較MASH結(jié)構(gòu)，單環(huán)結(jié)構(gòu)不需要數(shù)字和模擬部分的系數(shù)精確匹配來有效的抵消量化噪聲，因此更適合連續(xù)時間ADC。而當單環(huán)環(huán)路濾波器超過了三階時，較大的輸入信號將使積分器出現(xiàn)過載，導致整個ADC系統(tǒng)的不穩(wěn)定。綜合考慮，本文將采用3階環(huán)路濾波器的架構(gòu)。為獲得更好的抗混疊能力，本文采用了CIFB(Cascade of Integrators in FeedBack)環(huán)路結(jié)構(gòu)。為了有效抑制量化噪聲，環(huán)路濾波器采用切比雪夫(Chebyshev)II型濾波器，反饋電阻Rg為噪聲傳遞函數(shù)(NTF)提供一個復數(shù)極點對，以保證在需要的帶寬內(nèi)信噪比(SNR)最大化。

圖3 CTDSM的原理圖

本文選用matlab中的cheby2函數(shù)來進行環(huán)路濾波器傳輸函數(shù)的設計，其代碼如下：

[a,b]=cheby2(Order,AstopNTF,endBB*2*pi,′high′,′s′);NTF=tf(a,b);

圖4 (a) Fast Mode和Slow Mode的NTF和STF (b) ELD補償對STF帶外尖峰的衰減

以Fast Mode為例，Order=3(3階環(huán)路濾波器)，AstopNTF = 45(阻帶衰減45 dB)，endBB=10e6*1.05(截止頻率10 MHz，5％的帶寬余量)，‘high’的含義是高通濾波器，‘s’代表是模擬濾波器的設計。Slow Mode的傳輸函數(shù)也可以相應得到。圖4(a)畫出了Matlab仿真下Fast Mode和Slow Mode的信號傳輸函數(shù)STF和NTF。

2.3 ELD補償

ELD即多余環(huán)路延遲(excess loop delay)，定義為理想和真實反饋DAC脈沖之間的固定延時。如文獻[10]所述，ELD使DAC的反饋脈沖延遲至下一采樣周期，惡化了ADC的穩(wěn)定性和SNR，因此需要對其進行補償。學術(shù)界對ELD的補償方法已有較多的論述[10-14]。本文采用文獻[9]的方法，在環(huán)路傳輸函數(shù)分子加入一個零點外，起到直接反饋的作用，以抵消ELD的影響。上述的ELD補償方法實現(xiàn)起來非常簡單，只需要在第三級積分器上加入一個消零電阻Rz(如圖3所示)。

經(jīng)過ELD補償?shù)膫鬏敽瘮?shù)由Matlab計算，其代碼如下：

fz = 1/(ELD*(360/45));

wz=fz*2*pi;

compen = tf([1 wz],[wz]);

L1p = OL * compen;

其中OL為上文所述未經(jīng)補償?shù)拈_環(huán)傳輸函數(shù)，L1p為經(jīng)過開環(huán)補償?shù)膫鬏敽瘮?shù)。用Matlab仿真得到STF帶外尖峰如圖4(b)所示。可以看出，ELD補償有效的降低NTF帶外尖峰11 dB，提高了系統(tǒng)的穩(wěn)定性。

2.4 環(huán)路參數(shù)設計

圖5顯示了CTDSM等效的模型，其中數(shù)組a<3∶1>等于DAC的電流，參數(shù)b為前饋電阻Rb的倒數(shù)，數(shù)組c<2∶1>為積分器電阻的倒數(shù)，數(shù)組w<3∶1>為積分器電容的倒數(shù)，wz為補償ELD所引入的零點位置，vIntegOut(3∶1)為各級積分器輸出電壓。

圖5 CTDSM的等效模型

根據(jù)經(jīng)過ELD補償后的NTF和STF，先假定c和w全為1，可以得出圖5中的各參數(shù)如表2所示。當然上述假定其中存在著各種不合理性(如ADC各級積分器輸出擺幅過小、或超過限定范圍，DAC的實際反饋電流達不到計算值，硅片上的電容達不到計算值，等)。采用Matlab的仿真工具Simulink，在輸入加入滿量程(0 dBFS)的正弦波信號，得到各級積分器輸出的仿真結(jié)果如圖6(a)所示。第一、二級積分器輸出都異常大，顯然都不是最優(yōu)值，需要調(diào)整。調(diào)整的目標是每個DAC的反饋電流為320μA(考慮到功耗)，積分器中電阻值在10 kΩ的數(shù)量級內(nèi)(考慮到硅片實現(xiàn)的可靠性)，并考慮到ADC采用0.13-μm工藝(電源電壓1.3 V)，各級輸出的最大擺幅都控制在1 V以下(即差分2 V)更有利于實現(xiàn)。

表2 環(huán)路參數(shù)的實現(xiàn)(未經(jīng)優(yōu)化)

表3 環(huán)路參數(shù)優(yōu)化關(guān)系

圖6 (a) 優(yōu)化參數(shù)前各級積分器輸出波形;(b) 優(yōu)化參數(shù)后各級積分器輸出波形

優(yōu)化后的參數(shù)如表4所示。將其代入Simulink模型，仿真出來的各級積分器輸出幅度均為2 V(如圖6(b)所示)，且DAC電流、電容電阻值均合理，證明達到了預期效果。

表4 環(huán)路參數(shù)的實現(xiàn)(經(jīng)優(yōu)化)

2.5 電路設計

CTDSM中的運算放大器需要有足夠的直流增益(通常是60 dB)，以及400 MHz的增益帶寬積(GBW)以減小相移。為降低功耗，本文采用帶前饋Gm-C補償?shù)?級運算放大器(如圖7(a)所示)代替?zhèn)鹘y(tǒng)Miller補償?shù)亩夁\算放大器。該結(jié)構(gòu)放大器能夠取得更大的信號帶內(nèi)增益和更好的帶內(nèi)線性度：圖7(b)顯示了對其仿真的波特圖，靜態(tài)電流為1.3 mA，實現(xiàn)了70.8 dB的低頻增益，483.1 MHz的增益帶寬積和88.8°相位裕度。

圖7 (a) CTDSM運算放大器架構(gòu);(b) 運算放大器仿真波特圖

CTDSM中反饋DAC的原理圖如圖8所示。輸入信號被同步至時鐘clk_dac，該時鐘相對于量化器的時鐘存在延時，其主要的作用有四個：① 重新同步DAC的控制碼；② 消除量化器中比較器電路的亞穩(wěn)態(tài)輸出；③ 使得DEM模塊有足夠時間完成量化器控制碼的處理；④ 使得環(huán)路的ELD是一個確定的量，其值等于兩個時鐘之間的延時，而ELD補償?shù)碾娐穮?shù)可根據(jù)此延時來確定。

圖8 反饋DAC原理圖

由于DAC噪聲主要受尾電流MOS管閃爍噪聲的影響，本文采用poly電阻形式的尾電流(圖8中虛線圈)，使得DAC更加簡潔，面積更小。此外，poly電阻在生產(chǎn)中具有較好的一致性，較MOS管更容易獲得好的匹配性能，因而能獲得更好的DAC電流之間的匹配。

3 測試結(jié)果

本文TD-LTE終端射頻芯片采用0.13-μm CMOS工藝進行流片，其裸片如圖9所示。其中CTDSM所在區(qū)域如圖標示，每組CTDSM(包括I和Q路所用的兩個ADC)占用面積0.5 mm ×0.8 mm。對CTDSM進行單獨測試，每組ADC消耗電流為25.1 mA。

圖9 TD-LTE終端射頻芯片裸片照片

圖10 (a) 20 MHz帶寬，F(xiàn)ast Mode下，1.38 MHz，-2 dBFS輸入信號時CTDSM輸出的FFT分析；(b) Fast Mode和Slow Mode下SNR隨輸入幅度的變化情況

在20 MHz帶寬，F(xiàn)ast Mode參數(shù)下，在CTDSM輸入加入一個1.38 MHz，-2 dBFS的單音信號。用矢量分析儀采集其輸出數(shù)據(jù)，并用Hann窗進行FFT，其結(jié)果如圖10(a)所示。圖10(b)顯示了Fast Mode和Slow Mode情況下SNR隨輸入幅度變化的情況。可以看出，F(xiàn)ast Mode和Slow Mode分別實現(xiàn)了66 dB和75 dB的動態(tài)范圍，符合了TD-LTE系統(tǒng)的要求。

4 小 結(jié)

本文從TD-LTE系統(tǒng)角度，闡述了采用連續(xù)時間ΣΔ ADC以節(jié)省TD-LTE終端功耗的原理，并進一步講述了ADC系統(tǒng)構(gòu)架選擇、ELD補償策略、系數(shù)優(yōu)化的方法，及關(guān)鍵電路的實現(xiàn)。該ADC經(jīng)過0.13-μm CMOS工藝流片，硅片測試結(jié)果顯示在其性能滿足TD-LTE的系統(tǒng)要求。

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