頻率量轉換數字量的集成電路設計技術

周 霽

（中國電子科技集團公司第四十七研究所，沈陽110032）

頻率量轉換數字量的集成電路設計技術

周 霽

（中國電子科技集團公司第四十七研究所，沈陽110032）

傳感器在各領域有著廣泛應用，為了測試傳感器輸出的頻率值，在傳感器與計算機之間需要一種可以將頻率量轉換為數字量的專用集成電路。介紹了輸出為頻率量的傳感器測試基本原理，設計了基于這種傳感器而研制的專用集成電路，介紹了其電路功能，電路邏輯結構，電路核心器件邏輯設計及功能驗證。

頻率量；數字量；專用集成電路

1 引 言

傳感器廣泛應用于我們生活的各個領域，傳感器的信號輸出有的是頻率量，但終端計算機只能接收數字量，因此在傳感器和計算機之間，必須有一個可以將頻率量轉換為數字量的專用接口電路。對于模擬量，目前采用不同精度的A／D和V／F通用接口芯片，對于頻率量，目前專用的F／D芯片比較少，設計這種專用集成電路，在數據采集和控制系統方面應用較多。

2 測試原理及電路功能介紹

2.1 一般測量原理

對于頻率量的測量一般分為兩種：一種是測頻法，另一種是測周法。這兩種方法適用于不同的場合和用途。為了提高測量精度，輸出頻率較高的傳感器絕大部分采用的是測頻法，而輸出頻率較低的傳感器絕大部分采用的是測周法，測頻法的一般原理圖如圖1所示，測周法原理圖如圖2所示。

圖1 測頻法原理圖

圖2 測周法原理圖

2.2 電路功能

此電路根據測周法原理而設計，電路輸入為低頻信號，利用標準高頻時鐘確定采樣周期，電路將頻率信號利用計數器轉換為數字信號通過總線輸出。

其中：

Ni：第i次采樣周期高頻計數器；Ni＋1：第i＋1次采樣周期高頻計數器

ni：第i次采樣周期低頻計數器；ni＋1：第i＋1次采樣周期低頻計數器

t0：標準高頻脈沖周期值

根據實際使用要求，設計電路邏輯和對應的輸入輸出電路的邏輯功能圖如圖3所示。主要由輸入／輸出緩沖器，輸入2選1開關，輸入輸出控制電路，同步控制電路，兩路12位低頻計數緩沖器，20位高頻計數鎖存器及采樣周期控制電路等部分組成，另外出于性能考慮，會額外加入一些輸入／輸出驅動電路、保護電路和三態電路等。

其中輸入輸出說明如下：

IN1，IN2為兩路低頻信號輸入端，在設計時，可以擴展成多種，相應的要增加選擇開關；CLK為高頻時鐘信號；CS片選信號：低電平有效；RD讀信號控制，低電平有效；WR寫信號控制，低電平有效；A0：控制字和地址碼寫入控制端，寫信號時為高電平，讀信號時為低電平；RST復位信號，可以將低頻計數器清零；INTR：中斷信號輸出端，當時鐘信號到達，高頻低16位計數器記滿時跳變；RDY數據準備好信號輸出端，讀出數據有效標志；D0～D7為雙向總線，D7為最高位，D0為最低位。

圖3 電路的邏輯功能圖

3 電路核心器件邏輯設計

電路核心部件為分頻器，分頻器由單個的計數器基本計算單元組成，邏輯結構如圖4所示。

圖4 分頻器基本計算電路

計數器基本計算單元電路結構說明：由一個異或單元XOR2，一全二選一單元MUX2，，一個觸發器單元DFFC組成。在異或單元XOR2中，A，B為數據輸入端，Y為數據輸出端。當A＝B時，Y＝0；A≠B時，Y＝1；在觸發器單元DFFC中，D為數據輸入端，CK為時鐘端，CLN為清零端，Q，QN為數據輸出端。當CLR＝0，即CLN＝0時，Q＝0，QN＝1；當CLR＝1，即CLN＝1時，每來一個C的上升沿，即CK的上升沿，Q＝D，QN＝！D。Q及QN隨著CK時鐘頻率變化，CK是上升沿有效，這決定了整個計數器也是上升沿進行數據計算的。在設計計數器時，注意時鐘是哪一種沿有效。這種結構是比較經典的計數器計算單元，也是各種其它計數器的基礎，在電路中應用相當廣泛，許多其它的計數器單元，都是在這種基本結構上發展而來的，在原理上也與這種最基本的結構相同。掌握了這種結構的原理，對于設計其它結構的計數器有很大的幫助。

計數器基本計算單元工作原理：CE為計數器使能控制端，多個基本計算單元組合在一起形成多位計數器時，這些基本計算單元的CE是連接在一起的；DATA端為數據輸入端，接收的是低位數據輸出，如果作為第一位使用時，可以直接接電源，使DATA＝1。多個基本計算單元組合在一起形成多位計數器時，需要低位基本計算單元的輸出結果Q，QN通過一個二選一結構后，向高位的基本計算單元DATA端輸出，就形成了低位數據與高位數據連接電路。T＝［（Ni＋1-Ni）×t0］／（ni＋1-ni）公式表明，只要兩次同時對高低頻率數進行采樣，并求出其增量，就可以求出低頻的周期值，以實現對傳感器輸出頻率的測量。

4 功能驗證

電路邏輯形成后，需要通過仿真對電路功能進行驗證。不但要使邏輯電路內的所有節點都發生翻轉，更重要的是使邏輯電路的功能全覆蓋。使用的仿真工具為verilog_xl。在實際仿真過程中，由于單個邏輯器件輸入到輸出為理想無時間延遲狀態，雖然預先對觸發器進行了置位，但觸發器進行分頻時，輸出仍會出現不定態，導致電路最后的輸出Q也是不定態。例如用更基本單元倒向器，對管傳輸門搭建DFFC觸發器，在仿真時在輸出端會產生不定態。不定態的原因是因為理想器件沒有延時造成的。

解決方法：在觸發器內部的寄存器環型反饋結構中加上對地電容，這樣會使高低電平轉換時電平有一個維持時間，從而消除不定態。另外可以在觸發器內部的寄存器環型反饋結構中加上一個延遲器件，使反饋環結構中輸出到輸入有一個時間上的延遲，就可以消除不定態。或對觸發器功能進行verilog語言描述，從而避免仿真過程中不定態的產生。以dffc觸發器結構為例，對其進行verilog語言描述如下：

這種功能描述覆蓋了這種觸發器電路輸入可能出現的所有情況。在設計這種電路的過程中，要注意時鐘有效沿的類型。對于電路的邏輯驗證，在電路內部轉換較為復雜的有進位的運算狀態下，注意將電路的功能驗證完全。

5 結束語

此類電路是為輸出頻率信號的傳感器（諧振筒壓力傳感器、超聲波風速傳感器等）的測試和系統控制而設計，主要用于測試這類傳感器的輸出頻率值，可以廣泛應用于航空儀器、儀表數據采集和控制系統等領域。電路可以同時完成兩路頻率信號的數字轉換，分辯率最低為十萬分之一，最高為百萬分之一，采樣時間為ms級。（一般對應2μmCMOS工藝），在使用時應按使用要求進行控制程序的編程，來實現相應的電路功能。使用時，應對電源濾波，一般應先加電源后，再加入輸入信號。

［1］王永軍，李景華.數字邏輯與數字系統［M］.北京：電子工業出版社，2005.

［2］R.Jacob Baker，Harry W.Li，David E Boyce.CMOS電路設計、布局與仿真［M］.北京：機械工業出版社，2006.

［3］張明.Verilog HDL實用教程［M］.成都：電子科技大學出版社，1999.

Integrate Circuit Design Technology of Frequency Transferred to Date

ZHOU Ji
（The 47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China）

Sensors are widely used in many fields.In order to test the output frequency of the sensor，between the sensor and the computer，the specific integrated circuit is necessary for transferring the frequency to data.This paper introduces the test principle of the sensor，designs the specific integrated circuit，and expatiates its function，logic structure，key components and function test.

Frequency；Data；Application Specific Integrated Circuit

10.3969／j.issn.1002-2279.2014.01.004

TN4

：A

：1002-2279（2014）01-0012-03

周霽（1982-），女，遼寧省沈陽市人，學士，工程師，主研方向：集成電路設計及驗證。

2013-02-21