CMOS器件SEL效應電路級防護設計及試驗驗證

陳 睿，馮 穎，余永濤，上官士鵬，封國強，朱 翔，馬英起，韓建偉

(1.中國科學院 國家空間科學中心，北京 100190；2.中國科學院大學，北京 100049；

3.北京電子工程總體研究所，北京 100854)

單粒子閉鎖(SEL)效應[1-3]是體硅CMOS電路中的寄生4層PNPN結構的可控硅被觸發導通，在電源與地之間形成低阻抗大電流通路，導致器件無法正常工作，甚至燒毀器件的現象。CMOS器件和電路具有功耗低、噪聲容限大、溫度穩定性高等優點，在現代衛星中有著不可替代的地位，而隨著微電子特征尺寸的不斷縮小，其中很多CMOS電路(特別是大規模和超大規模CMOS電路)的SEL敏感性也會隨之顯著增加[4]，因此SEL效應的防護顯得尤為重要。在空間飛行任務實施時常會遇到沒有抗輻射加固產品供選用或條件不允許選用的情況，此時必須采取一定的SEL效應防護設計實現空間抗輻射加固的需求。

本文以IDT71V416S和K6R4016V1D兩種CMOS SRAM器件為例，基于CMOS器件SEL效應機理及觸發條件，在電阻限流防護技術基礎上，設計恒流源限流SEL效應防護電路。利用脈沖激光模擬單粒子效應和重離子輻照試驗方法，驗證兩種SEL防護電路的防護效果。

1 CMOS 器件閂鎖效應電路級防護設計

CMOS器件閂鎖效應觸發條件的分析是進行其閂鎖效應電路級防護設計的前提。大量研究[5-6]表明，CMOS器件SEL效應觸發條件包括3個要素：1) 外界因素使寄生晶體管處于充分的正向偏置狀態；2) 兩個寄生晶體管電流增益積足夠大，并形成正反饋，相應I-V區形成負阻特性，使內部電流迅速上升到更大；3) 外部電路提供足夠的電源電流，使電路的閂鎖狀態得以維持。

由對CMOS器件SEL效應觸發原理的分析可知，只要SEL效應觸發條件中的任一條件不具備，器件便不會出現SEL現象。CMOS器件SEL效應電路級防護設計依據第3個要素展開，即控制外部電路提供電流小于其閂鎖維持電流，避免寄生的PNPN結構持續閂鎖，實現SEL效應的電路級防護。

1.1 電阻限流方法

傳統的CMOS電路限流方法是在電源輸入端串聯電阻[7-8]，達到限制器件輸入電流的目的，如圖1所示。其中，VDD為外部供應電壓，I為器件工作電流，RL為限流電阻，VB為器件兩端電壓。

圖1 傳統CMOS電路電阻限流方法

當器件剛進入閂鎖狀態時，CMOS器件出現大電流通路可視為短路，此時VB≈0，VDD幾乎全部施加在限流電阻上，即RL=VDD/IL。其中，IL為器件閂鎖維持電流。

由CMOS器件工作特性可知，串聯電阻對器件輸入電壓的影響不應超過器件額定電壓容差ΔV(輸入電源電壓為5 V時器件的ΔV一般為0.5 V；3.3 V時器件的ΔV一般為0.3 V；2.5 V時器件的ΔV一般為0.25 V)，否則，器件不能正常工作。由此可得到，串聯電阻的取值范圍在VDD/IL和ΔV/I之間時能較好地減緩SEL效應，此時IL≥IVDD/ΔV。

1.2 恒流源限流方法

SEL效應的恒流源防護方法是利用恒流源對器件輸入電流進行限流控制，確保器件發生閂鎖效應時，恒流源電流小于閂鎖維持電流，導致器件不能維持閂鎖狀態。

圖2所示的恒流源限流電路主要由恒流源電路、穩壓管、電容、電阻構成，其中恒流源電流輸出主要由三端穩壓器控制，同時穩壓器還可分流多余的電流；電容用于旁路器件的高頻電流。在進行防護設計時，將恒流源電路的輸出電流值設計成略大于器件的工作電流(器件手冊允許的輸入電流峰值)，而小于器件的閂鎖維持電流。當電路出現閂鎖效應時，限定的器件輸入電流小于閂鎖維持電流，從而解除閂鎖狀態。

圖2 恒流源防護設計電路示意圖

當器件工作電流略小于閂鎖維持電流(I

2 CMOS器件閂鎖防護技術的試驗研究

2.1 CMOS器件SEL效應試驗

利用中國科學院國家空間科學中心的脈沖激光單粒子效應試驗裝置[9]，開展了CMOS器件SEL效應的試驗研究。脈沖激光的主要技術參數為：激光波長1.064 μm；脈寬25 ns；光斑直徑3～4 μm；脈沖重復頻率1～50 kHz；等效LET值0.1～200 MeV·cm2/mg。試驗樣品分別選用同一批次SAMSUNG公司的0.18 μm K6R4016V1D和IDT公司的0.13 μm IDT71V416S各3片，工作電壓均為3.3 V。兩種SRAM器件均采用塑料封裝，正面有金屬層。由于激光無法穿透塑料封裝和金屬層，所以在進行SEL效應激光試驗前，先對器件進行開背部封裝處理，以露出背部的硅襯底層進行背部輻照。脈沖激光誘發SEL效應后，減小器件兩端電壓，記錄SEL閂鎖電流隨器件兩端電壓的變化關系，器件退出閂鎖狀態時的電壓(電流)即為閂鎖維持電壓(電流)。

圖3、4分別為脈沖激光誘發IDT71V416S和K6R4016V1D器件發生SEL效應時閂鎖電流的變化特性。當激光入射能量為20 nJ(等效LET值為6 MeV·cm2·mg-1)時[10]，IDT71V416S出現SEL效應，器件工作電流從35 mA迅速增大至202 mA，如圖3a所示。圖3b為SEL電流與器件兩端電壓的關系。可發現，SEL電流隨器件兩端電壓的減小而減小，當器件兩端電壓為2.45 V時，SEL電流瞬間從70 mA降至20 mA，器件退出閂鎖狀態。此時，70 mA即為器件的閂鎖維持電流。從圖4可看出，當激光入射能量為2 nJ(等效LET值為1 MeV·cm2·mg-1)時[10]，K6R4016V1D出現閂鎖現象，工作電流從3 mA迅速增大到閂鎖電流268 mA；當器件兩端電壓為1.32 V，SEL電流為8 mA時，器件退出閂鎖狀態。

圖3 IDT71V416S SEL電流隨時間的變化(a)及SEL電流與器件兩端電壓的關系(b)

圖4 K6R4016V1D SEL電流隨時間的變化(a)及SEL電流與器件兩端電壓的關系(b)

2.2 CMOS器件閂鎖防護技術驗證試驗

結合CMOS SRAM器件IDT71V416S和K6R4016V1D的SEL效應特性，采用上述兩種SEL效應防護方法分別進行電路級輻射加固，并通過脈沖激光和重離子輻照試驗，驗證SEL效應防護電路的效果，防護加固電路與未防護加固電路的輻照條件相同。圖5、6分別為IDT71V416S和K6R4016V1D進行SEL防護設計后，在脈沖激光輻照下，SEL電流的變化曲線。

從圖5a和圖6a可看到，兩種CMOS器件的SEL電流隨限流電阻的增大均不斷減小。圖5a中，當限流電阻增加到10 Ω時，IDT71V416S的鎖定電流從196 mA減小至94 mA，此時，限流電阻對器件輸入電壓的分壓為0.35 V，其超出了器件電壓允許的容差范圍，因此限流電阻只能選取8 Ω。圖6a中，限流電阻為150 Ω時，SEL電流減小的幅度最大，但其對器件輸入電壓的影響也最大，在器件電壓允許的容差范圍內，限流電阻最大只能選取100 Ω。采用電阻限流防護設計后，兩種CMOS器件的閂鎖電流均明顯減小，有效延長了器件閂鎖到失效的時間，實現了閂鎖效應的加固，但其仍未退出閂鎖狀態。

圖5 電阻限流防護(a)和恒流源防護(b)后IDT71V416S SEL電流隨時間的變化

圖6 電阻限流防護(a)和恒流源防護(b)后K6R4016V1D SEL電流隨時間的變化

進行恒流源限流SEL效應防護加固后，兩種CMOS器件SEL電流的變化曲線示于圖5b、6b。IDT71V416S和K6R4016V1D器件的SEL電流較防護設計前的小，且在很短的時間內可恢復到正常工作時的電流值，此時器件工作正常。這表明在進行恒流源限流防護設計后，在相同輻照條件下，雖然器件此時形成了閂鎖通道，但由于限制了電路電流的變化，使得器件閂鎖狀態不能保持，最終退出了閂鎖狀態。

圖7為采用重離子輻照時，采用限流電路防護方法前、后IDT71V416S器件SEL電流的變化趨勢。輻照試驗采用北京大學重離子物理研究所25 MeV、束流強度108cm-2·s-1的12C離子。被測器件經正面開封裝處理。由圖7可見，未采用SEL效應防護時，器件出現閂鎖效應，SEL電流瞬間增大至200 mA。進行恒流源限流防護設計后，在相同的輻照條件下，器件未出現閂鎖效應。這表明恒流源限流防護電路對SEL效應起到了較好的防護作用。

圖7 IDT71V416S SEL電流隨輻照時間的變化

2.3 試驗結果分析

體硅CMOS器件中固有的寄生雙極性晶體管結構是導致SEL效應的根源，圖8為CMOS器件中寄生的NPN和PNP雙極晶體管。離子入射觸發寄生雙極晶體管導通，形成正反饋電流回路，進而導致SEL效應。不同規模的CMOS電路其SEL效應產生的機制是相同的，主要的區別在于器件工作電流與閂鎖維持電流不同(通常大規模CMOS器件的工作電流可達100 mA，中小規模的CMOS器件工作電流為幾mA至幾十mA)。因此，本文基于CMOS器件SEL效應觸發條件，以兩種CMOS SRAM器件為例進行防護電路設計及試驗驗證，所設計的CMOS器件電路級閂鎖防護電路具有普適性。

圖8 CMOS器件寄生雙極晶體管剖面圖

由兩種CMOS SRAM器件SEL的響應特性可知，CMOS器件SEL響應特性與外部供應電源、器件的電路設計及制造工藝等相關。大量研究[11-12]表明，器件的閂鎖電流隨外部供應電壓和器件工藝尺寸的增大而增大，這可能是在外部供應電壓同為3.3 V時，造成0.18 μm K6R4016V1D的閂鎖電流幅值較0.13 μm IDT71V416S大的主要原因。而CMOS器件閂鎖維持電流(電壓)主要受器件內部工藝設計(阱電阻率和阱接觸到源漏區的距離)的影響，阱電阻率越大，阱接觸離源漏的距離越遠，器件對閂鎖越敏感，相應退出閂鎖狀態的電壓就越低。

通過兩種SEL效應防護電路的輻照驗證試驗可發現，在CMOS器件I/O端串聯大阻值限流電阻雖能更好地降低SEL電流的幅值，但其影響了器件的正常工作。選擇合適的限流電阻能有效降低SEL閾值，但不能避免進入閂鎖狀態。相關研究[12]表明，現代CMOS工藝器件通常具有電壓轉換電路和片上電容，在I/O 端串聯電阻的限流效果受到器件內部轉換電路和片上電容充放電的影響，這亦是電阻限流方法不能避免器件進入閂鎖狀態的主要原因。

與電阻限流SEL效應防護方法相比，恒流源限流防護電路通過獨立的電路控制電源供應電流的大小，受器件內部電壓轉換電路的影響較小，其不但降低了SEL電流的幅值，而且自動退出了閂鎖狀態，能有效對CMOS電路閂鎖效應進行防護。在實際工程應用中，器件I/O 端串聯電阻還會帶來發熱問題，因此，選取串聯電阻時應考慮其引入的發熱是否對電路有影響。恒流源限流電路的設計應盡量選用電阻、電容及晶體管等對SEL效應不敏感的元件，避免恒流源限流防護電路自身引入的閂鎖問題。

3 結論

通過本文的研究，可得出以下結論。

1) 器件工作電流I與閂鎖維持電流IL是設計限流電阻阻值和恒流源電流大小的關鍵。

2) 電阻限流防護電路中串聯電阻的取值范圍在VDD/IL和ΔV/I之間時能較好地減緩SEL效應。

3) 當器件工作電流和閂鎖維持電流相差不大時，在電源輸入端串聯限流電阻易影響器件的正常工作。

4) 與電阻限流SEL效應防護方法相比，恒流源限流防護電路不但降低了SEL電流的幅值，而且自動退出了閂鎖狀態，能有效實現CMOS器件電路級閂鎖效應的防護。

5) 實際工程應用中，恒流源限流防護電路盡量選用電阻、電容及晶體管等對SEL效應不敏感的元件，以增加恒流源限流防護電路自身的抗SEL性能。

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