數(shù)字化時差法超聲采集卡設計與實現(xiàn)

李文強,黃 剛,楊 錄

(1.中北大學 電子測試技術(shù)國家重點實驗室,太原 030051; 2.太原工業(yè)學院 電子工程系,太原 030008)

數(shù)字化時差法超聲采集卡設計與實現(xiàn)

李文強1,黃 剛2,楊 錄1

(1.中北大學 電子測試技術(shù)國家重點實驗室,太原 030051; 2.太原工業(yè)學院 電子工程系,太原 030008)

為滿足工程需要，研制出一種數(shù)字化、四通道、時差法超聲采集卡。本采集卡中的關(guān)鍵研究方法和結(jié)果由三部分組成：首先，數(shù)模轉(zhuǎn)換模塊選用TLC5620，輸出DC電壓0～2.5 V可調(diào)、精度0.01 V，提供超聲接收電路壓控放大的壓控信號；其次，門控模塊選用CPLD的門控模塊，門控范圍1～127 μs，精度0.5 μs，提供回波的門前沿和門寬控制信號；最后，時間測量模塊選用TDC-GP1，測量范圍0.1 μs～1.6 ms、分辨率125 ps，實現(xiàn)超聲發(fā)射與接收信號的時差測量。實測表明：本采集卡能滿足透射時差法超聲無損檢測的要求，并可為其工程應用提供平臺。

超聲采集卡;CPLD;時差法;門控

透射時差法超聲無損檢測方法與傳統(tǒng)幅值法相比,具有抗噪能力強,電路簡單,靈敏度和檢測效率高,適用范圍廣等優(yōu)點[1],但作為一種新技術(shù),還有一些基礎工作需要完成[2],因為現(xiàn)有的超聲采集卡不具有以下功能: 皮秒級的時間測量;數(shù)字化門控;數(shù)字化壓控放大所需的直流電壓。針對以上問題,研制一種數(shù)字化、四通道、時差法超聲采集卡,并具有一定的現(xiàn)實意義和工程價值。

1 采集卡系統(tǒng)設計

根據(jù)以上分析,設計出一種超聲采集卡[3-6],其系統(tǒng)框圖如圖1所示。圖1中,選用ALTERA公司的EPM9560ARC208-10的CPLD為主控器[7],選用Cypress公司的CY7C68013為USB2.0接口芯片,選用ISSI公司的IS64WV10248B為RAM存儲芯片,選用ACAM公司的TDC-GP1為時間測量芯片,選用TI公司的TLC5620為DA芯片,觸發(fā)模塊和門控模塊由CPLD內(nèi)部邏輯單元實現(xiàn)。下面將分別介紹采集卡核心模塊的軟硬件設計。

圖1 采集卡系統(tǒng)框圖

2 系統(tǒng)設計的關(guān)鍵點

2.1 觸發(fā)模塊

觸發(fā)模塊提供四路脈沖信號給超聲發(fā)射電路,使探頭激發(fā)出超聲波[8-9]。該四路觸發(fā)脈沖是矩形波,可并行方式產(chǎn)生也可串行產(chǎn)生,無損檢測時多需要串行方式。觸發(fā)脈沖的高電平時間越長,發(fā)射的超聲波越強,但控制高壓源的功率型場效應管導通時間會越長,而場效應管的使用壽命會越短。觸發(fā)脈沖的頻率越高,檢測效率越高,但觸發(fā)脈沖的頻率越高,要求高壓源的工作頻率越高。根據(jù)實際驗證,檢測對象若為常見金屬且其徑向尺寸在10 cm以下,觸發(fā)脈沖的高電平在1～4 μs,頻率在10 kHz以下較為合適。圖2為8 kHz波形仿真。圖中,clk-1M是頻率為1 MHz輸入脈沖,計數(shù)器reg-clk-8k對clk-1M計數(shù),在clk-1M的第1～4前4個周期使輸出信號clk-8k保持高電平,在clk-1M的第5～124和0的后121個周期使clk-8k保持低電平,并按此規(guī)律循環(huán),從而保證clk-8k頻率為8 kHz的脈沖信號。對clk-8k信號進行4分頻,得到高電平持續(xù)時間為4 μs,低電平持續(xù)時間為496 μs,即頻率為2 kHz的四路觸發(fā)脈沖。

圖2 8 kHz波形仿真

2.2 門控模塊

門控模塊提供四路信號,控制超聲回波的門前沿和門寬[10],為簡化電路,降低成本,提高柔性,用CPLD的內(nèi)部邏輯單元代替?zhèn)鹘y(tǒng)用4片82C54實現(xiàn)門控。圖3為門控模塊的波形仿真。由門控模塊的波形仿真圖知,設置門前沿和門寬的時序(以B通道為例):

1) 觸發(fā)使能信號tri-en=0,禁止觸發(fā);

2) 門控片選cs-gate=2,選擇B通道門前沿,7位數(shù)據(jù)線data-gate[7..0]=8;

3) 門寬寫使能gate-wr-en產(chǎn)生下降沿,將data-gate的數(shù)據(jù)寫入B通道門前沿寄存器gate-pB,即gate-pB=8,完成門前沿設置。

同理,cs-gate=3,選B通道門寬,在gate-wr-en下降沿,將data-gate的數(shù)據(jù)寫入B通道門寬寄存器gate-wB,即gate-wB=6,完成門寬設置。

圖3 門控模塊波形仿真

由門控模塊波形仿真圖知,門前沿和門寬的控制過程(以B通道為例):

1) tri-en=1允許觸發(fā),四路8 kHz觸發(fā)脈沖tri-ABCD=2,表明B通道產(chǎn)生觸發(fā)脈沖,同時觸發(fā)標志tri-flag輸出脈沖信號,tri-flag等于四路觸發(fā)信號的邏輯或,供調(diào)試使用;

2) B通道門控信號gate1=1,門前沿計數(shù)寄存器rg-p,在2 MHz時鐘信號clk-2M的上升沿,在tri-flag的下降沿從0開始進行門前沿計數(shù);

3) 當rg-p=8時,gate1=0門前沿計數(shù)結(jié)束,計數(shù)值為8,即門前沿時間為4 μs;同時門寬計數(shù)寄存器rg-w,在clk-2M的上升沿,從0開始進行門寬計數(shù);

4) 當rg-w=6時,gate1=1門寬計數(shù)結(jié)束,計數(shù)值為6,門寬時間為3 μs。

另外,門前沿計數(shù)結(jié)束后的下一個時鐘,rg-p歸零;門寬計數(shù)結(jié)束后的下一個時鐘,rg-w歸零。因為rg-p和rg-w都是7位寄存器,所以門前沿、門寬的范圍都是0.5～63.5 μs;時鐘信號周期為0.5 μs,所以門前沿、門寬的精度都是0.5 μs。那么,門控范圍為1～127 μs。

2.3 DAC模塊

TLC5620是一種四路、SPI接口的8位電壓輸出型數(shù)模轉(zhuǎn)換器DAC,四路基準電壓可獨立設置。TLC5620有四種控制方式,本文選用工作方式1,即裝載線LOAD控制方式,要求裝載DAC控制信號LDAC恒為低電平,電路中可直接將LDAC引腳與地線連接。串行數(shù)據(jù)輸入順序依次為:A1、A0、RNG、D7、D6、D5、D4、D3、D2、D1、D0,其中:A1、A0為地址選擇,00、01、10、11依次選擇通道A、B、C、D;RNG為輸出是否倍增,RNG=0不倍增,RNG=1倍增;D7～D0為8位串行數(shù)字量。在時鐘CLK下降沿,將數(shù)據(jù)線DATA的數(shù)據(jù)送入串行寄存器。在LOAD的下降沿,將輸入的數(shù)字數(shù)據(jù)鎖入輸出門,并刷新電壓輸出。圖4為TLC5620工作方式1的仿真時序。圖4中:需要24個clk-1M,完成1次對TLC5620的操作;地址線addr-tlc5620=2,同時第1個、第2個串行時鐘clk-tlc5620的下降沿,串行數(shù)據(jù)輸入端din-tlc5620分別為1和0,表明選擇C通道;第3個clk-tlc5620的下降沿,din-tlc5620=0,表明RNG=0輸出不倍增;數(shù)據(jù)線data-tlc5620=0x9A,即154,同時第4個到第11個clk-tlc5620的下降沿,din-tlc5620依次為1、0、0、1、1、0、1、0,根據(jù)DA轉(zhuǎn)換公式:

(1)

式中:Vout為DA轉(zhuǎn)化結(jié)果,即輸出的電壓,V;Vref為輸入的基準電壓,V;Din為輸入的數(shù)字量,取值范圍為0～255;RNG為輸出是否倍增,RNG=0不倍增,RNG=1倍增。系統(tǒng)中,Vref=2.5 V,Din=154,RNG=0,經(jīng)計算Vout=1.50 V,實測10次得其均值為1.49 V,誤差為0.01 V。選用REF3025為2.5 V基準電壓芯片,其精度為0.2%,因此,DAC模塊的理論誤差為0.02 mV。

圖4 TLC5620工作方式1的仿真時序

2.4 TDC模塊

TDC-GP1是一種高精度時間數(shù)字測量芯片,本采集卡選用0.1 μs～1.6 ms的測量范圍。在超聲無損檢測中回波時間一般在幾μs到上百μs。本采集卡選用TDC-GP1在高分辨率模式下的測量范圍2,分辨率可達到125 ps,測量時間t:

(2)

式中:Tref為外部輸入的基準時鐘周期;N為基準時鐘的分頻數(shù),可為0～6的整數(shù),由控制寄存器CR4的位5到位7設置;n為TDC-GP1的計數(shù)值,可由32位的結(jié)果寄存器RR0～RR7得到;FC1為開始信號與相鄰校準時鐘上升沿的時間差;FC2為停止信號與相鄰校準時鐘上升沿的時間差;C1、C2分別為1個、2個校準時鐘周期。

由于觸發(fā)信號為串行方式,因此可用1片TDC-GP1實現(xiàn)A、B、C和D四路超聲發(fā)射與接收信號間的時間差測量,降低硬件成本和電路結(jié)構(gòu)。此時要對四路收發(fā)信號進行四選一處理,可通過2條assign語句:“assign Dec-STA=Tri-A|Tri-B|Tri-C|Tri-D”和“assign Dec-STO=Echo-A|Echo-B|Echo-C|Echo-D”實現(xiàn)。其中Tri-A、Tri-B、Tri-C、Tri-D為四路觸發(fā)脈沖信號,Echo-A、Echo-B、Echo-C、Echo-D為四路回波脈沖信號,Dec-STA、Dec-STO分別為四選一后的觸發(fā)和回波信號,分別控制TDC-GP1的啟動和停止計時。

圖5為TDC模塊邏輯符號,該模塊設置TDG-GP1和讀取時間測量結(jié)果。其中設置TDG-GP1的數(shù)據(jù)來自USB總線,分以下幾個步驟,該操作需要7 μs:

1) 通過4位地址總線addr-usb-wr[3..0]選擇設置的寄存器;

2) 通過8位數(shù)據(jù)總線data-usb-wr [7..0]設置選擇的寄存器;

MS條件：EI源，電子能量70 eV；離子源溫度200℃，四級桿溫度150℃，質(zhì)量數(shù)掃描范圍35～350 amu。

3) 通過寫命令線wr-en-tdc啟動寫程序,按照1 MHz的時鐘clk-1M對TDG-GP1操作。

圖5 TDC模塊的邏輯符號

讀取TDG-GP1的測量結(jié)果需要32 μs,分以下幾個步驟:

1) 通過讀命令線rd-en-tdc啟動讀寫程序,并按照clk-1M對TDG-GP1進行讀寫操作。

2) 寫入初始化TDC和ALU單元命令(11,0x07);

3) 依次讀取小數(shù)部分的低8位、高8位,整數(shù)部分的低8位、高8位數(shù)據(jù),并通過RAM寫控制信號ram-wr-tdc和數(shù)據(jù)線result-tdc[7..0]將數(shù)據(jù)依次寫入RAM。

式(2)中的n值可通過式(3)求取:

(3)

式中:FL,FH分別為小數(shù)部分的低8位、高8位;IL、IH分別為整數(shù)部分的低8位、高8位。因為FH的最高位為符號位,所以n的最大值nmax=32768。同時將Tref=0.05 ns(系統(tǒng)中TDC-GP1的外部時鐘為20 MHz),N=0,代入式(2)并忽略校準參數(shù),經(jīng)計算得Δt的最大值Δtmax≈1.6ms,Δt的最小值Δtmin=0.1 μs;如果N=6,則Δtmax≈104.9 ms,Δtmin=6.4 μs。如果用ns表示,則

Δtmin=1.5×Tref×2N+25.

(4)

2.5 存儲模塊

IS64WV10248B是一款并行、1 MB、高速RAM,本文用2片IS64WV10248B通過字擴展實現(xiàn)2 MB容量存儲時差,1次超聲收發(fā)的時差需要4 B的存儲單元,2 MB容量可存儲218次時差數(shù)據(jù)。

圖6 RAM讀寫的波形仿真

圖6為RAM讀寫的波形仿真。tri-en為觸發(fā)使能信號,tri-en=1啟動觸發(fā);tri-mode為觸發(fā)模式信號,tri-mode=0固定點數(shù)觸發(fā)(檢測模式),tri-mode=1連續(xù)觸發(fā)(調(diào)試模式);flag-zero為地址清零信號,下降沿使RAM讀寫地址歸零;value為檢測模式下RAM讀寫的最大地址;ram-cp為RAM讀ram-rd和RAM寫ram-wr信號的邏輯或,ram-cp使讀寫RAM時既可減少邏輯單元,又可簡化程序結(jié)構(gòu);tri-over為高電平有效,檢測模式下標志觸發(fā)完成。由RAM讀寫的波形仿真圖看出,寫RAM時序為:

1) tri-en=1, flag-zero=1,在ram-wr-tdc的4個下降沿,RAM地址總線ram-addr從0遞增到3,將0x51、0x52、0x53、0x54共4個數(shù),通過RAM數(shù)據(jù)總線ram-data寫入RAM;

2) tri-mode=0檢測模式,ram-addr和value 相等(值都為3),tri-over=1表明觸發(fā)完成。

讀RAM時序為:

1) flag-zero產(chǎn)生下降沿,ram-addr歸零;

2) usb-addr=3表明要讀取RAM數(shù)據(jù),flag-zero=1,在usb-rd的4個下降沿,ram-addr從0遞增到3,從RAM內(nèi)部依次連續(xù)讀取4個字節(jié)數(shù)據(jù)放入ram-data。

由于ram-data是三態(tài)總線,所以仿真時不能查看ram-data端的數(shù)據(jù)。

3 結(jié)論

通過系統(tǒng)分析和實測表明:

1) 采用TDC-GP1其測量范圍和精度,可滿足透射時差法超聲無損檢測的時間測量要求;

2) 采用CPLD內(nèi)部邏輯單元代替82C54實現(xiàn)門控,范圍和精度都滿足要求,且降低了硬件成本,簡化了電路結(jié)構(gòu);

3) RAM的讀RD、寫WR控制統(tǒng)一為1個控制信號CP,減少了邏輯單元,簡化了控制過程。

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(編輯：劉笑達)

DesignandImplementationonDigitalUltrasonicAcquisitionCardBosedonTime-differenceMethod

LIWenqiang1,HUANGGang2,YANGLu1

(1.StateKeyLaboratoryforElectronicMeasurementTechnology,NUC,Taiyuan030051,China;2.DepartmentofElectronicEngineeringTIT,Taiyuan030008,China)

In order to meet the need of engineering, this paper designs a four-channel digital ultrasonic acquisition card based on time. The key research methods and three results of the card include: Firstly, D/A module TLC5620,which outputs voltage from 0 to 2.5 VDC with a precision of 0.01 V, can offer voltage control signal to VCA in ultrasonic receiving circuit. Secondly, gate control module used logic units in CPLD,which controls time from 1 to 127 μs with a precision of 0.5 μs, can offer signal to control forward gate and width gate for echo. At last, time measurement module TDC-GP1 can measure time difference between ultrasonic transmitting signal and ultrasonic receiving signal, which gives the measurement of time range from 0.1 to 1.6 ms with a resolution of 125ps. A series of measurements show that, the card can meed the needs of ultrasonic nondestructive testing technology based on time-of-flight transmission method, also can provide a platform for its engineering application.

ultrasonic acquisition card; CPLD; time-difference method; gate control

2013-08-25

山西省科技攻關(guān)項目(20130321014-02);山西省自然科學基金項目(2011011015-2);教育部新型傳感器與智能控制教育部重點實驗室(太原理工大學)開放課題基金資助項目(N201309)

李文強(1976-)，男，陜西渭南人，博士，講師，主要從事儀器儀表與自動檢測研究，(Tel)13994238622

1007-9432(2014)02-0255-04

TB551

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