理想SOMOS的電容特性*

李　曼,郭宇鋒*,姚佳飛,鄒　楊

(1.江蘇省射頻集成與微組裝工程實驗室,南京 210023;2.南京郵電大學電子科學與工程學院,南京 210023)

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理想SOMOS的電容特性*

李曼1,2,郭宇鋒1,2*,姚佳飛1,2,鄒楊1,2

(1.江蘇省射頻集成與微組裝工程實驗室,南京 210023;2.南京郵電大學電子科學與工程學院,南京 210023)

摘要:三維集成是當前集成電路技術研究的熱點之一,就三維集成的基本結構——SOMOS結構的低頻和高頻電容-電壓特性進行了研究,建立了解析模型,并利用二維半導體器件仿真軟件SILVACO對模型進行了驗證,二者吻合良好。而后借助該模型,對不同的偏置條件下的低頻和高頻電容—電壓特性的物理機理進行了探討,證實了通過電容-電壓特性法對三維堆疊結構進行無損表征的可行性。

關鍵詞:三維集成;SOMOS;電容—電壓特性;表征;

三維集成是克服“More Moore”應用、提高封裝密度以及電路工作速度和實現集成電路多功能挑戰的最終解決方案[1-5]。芯片堆疊技術是實現三維集成的關鍵技術之一,它可以大幅度提高了單位面積上集成的晶體管數量[6-7]。當前常用的芯片堆疊技術包括芯片到芯片C-to-C(Chip to Chip)、芯片到晶圓C-to-W(Chip to Wafer)、和晶圓到晶圓W-to-W(Wafer to Wafer)等方式。實現芯片堆疊的基本方法是直接鍵合技術[8-9],它利用分子間的范德華力實現兩層硅片粘合在一起,具有溫度低、粘接牢固等優點。為了評價鍵合質量,當前人們采用的主要方法是SEM(Scanning Electron Microscope)和TEM(Transmission Electron Microscopy)法[10-11],即通過把鍵合后的結構縱向剖開,然后利用掃描電子顯微鏡和透射電子顯微鏡對鍵合界面進行觀測。這種方法雖然直觀,但是檢測后的芯片即遭破壞,是一種破壞性檢測,其應用受到了限制。能否找到一種既不破壞三維堆疊結構,又能對鍵合界面進行有效評價的非破壞性檢測方式,具有重要意義。

當前,半導體技術中常用的非破壞性檢測方式是電壓-電容特性法。低頻和高頻電壓-電容曲線被廣泛應用與提取MIS(Metal-Insulator-Semiconductor)結構和MOS(Metal-Oxide-Semiconductor)結構的物理參數,包括摻雜濃度、氧化層厚度、氧化層電荷和界面態密度等[12-13]。但是三維堆疊結構不同于常見的MIS結構,如圖1所示,它實際上是2個背靠背的MOS結構的堆疊,即所謂的SOMOS(Semiconductor-Oxide-Metal-Oxide-Semiconductor)結構,其C-V(Capacitance-Voltage)特性也必然和常見的MOS結構C-V特性不同。

1　C-V模型

SOMOS結構共分5層,自上而下依次是硅層、氧化層、金屬層、氧化層和硅層。根據硅層摻雜類型的不同,SOMOS結構可以分為4種:PP型,NN型,NP型,PN型,如圖1(a)所示。為了簡化分析,我們考慮理想SOMOS結構,即滿足如下假設:(1)氧化層為理想氧化層,即界面電荷、埋氧層固定電荷、可動電荷和界面態均可忽略不計;(2)半導體和金屬的功函數差為零;(3)金屬和金屬鍵合的界面無任何缺陷。

圖1　SOMOS結構圖及等效電路模型

由于這4種結構都可以等效為2個背靠背的MOS結構的串聯,因此我們可以得到一個統一的等效電路模型,如圖1(b)所示。這里,記Cs1、Co1、Co2和Cs2分別是半導體層1、氧化層1、氧化層2和半導體層2的單位面積上的電容。顯然總電容為

(1)

氧化層電容取決于氧化層的介電常數和厚度,因此Co1和Co2可以表示為

(2)

這里ε0是氧化層的介電常數,to1和to2分別是是氧化層1和2的厚度。

若記金屬層電勢為VM,金屬層兩側電荷面密度為QM,則顯然有

|QM|=Co1(VM-VA-Vs1)=Co2(Vs2-VM)

(3)

這里,VA是外加電壓,Vs1和Vs2分別是2個半導體層的表面勢。

半導體層的微分電容Cs1和Cs2可以通過硅表面空間電荷面密度對表面勢求導得到,即

(4)

這里Qs1和Qs2是半導體層1和半導體層2的空間電荷區面密度,VA是外加電壓。對于P型摻雜半導體有[14-15]

(5a)

對于N型摻雜半導體有[14-15]

(5b)

(6)

考慮到電荷平衡,顯然有

|QM|=|Qs1|=|Qs2|

(7)

聯立式(3)、式(5)和式(7),可以解得給定偏壓VA下的半導體層的表面勢Vs1、Vs2和金屬層電勢VM,進而代入式(4)、式(2)和式(1),就可以求得總電容。

圖2　SOMOS結構的C-V特性曲線

2　結果與分析

圖2給出了由上節模型得到的4種不同類型SOMOS結構的低頻和高頻C-V曲線。其中,N1、N2分別為半導體層1、2的摻雜濃度,to1和to2分別是氧化層1和2的厚度。同時為了驗證模型的正確性,我們采用商用TCAD軟件Silvaco對2種結構的C-V特性進行了模擬,并把模擬結果也繪入圖2。模型的結果和數值模擬的結果吻合良好,證明了模型的正確性。

由圖2可見,SOMOS結構的C-V特性可以分為2類。對于同型摻雜結構(NN型和PP型),低頻C-V曲線都呈“W”形,有2個極小值和一個極大值,并在正負偏電壓非常大的時候飽和;而高頻C-V曲線呈現“幾”字形,在大的正負偏壓下也飽和,并在中間部分和低頻C-V曲線重合。對于異型摻雜結構(NP型和PN型),其C-V特性分別和常規N型或P型MIS結構類似。

為了探究SOMOS結構C-V特性的物理本質,圖3給出了4種不同類型結構的半導體體內壓降隨外加電壓VA的變化關系?？梢娡蛽诫s結構的兩層半導體體內壓降左右對稱,而異型摻結構的兩層半導體體內壓降上下對稱。

圖3　半導體電壓降隨外加電壓變化曲線

下面,以PP型結構為例分析同型摻雜SOMOS結構C-V特性的物理本質。由圖3(a)可見,當外加電壓VA小于零時,半導體層2的電壓降Vs2小于零,因此其上表面為積累態,此時Cs2可以忽略不計。但是半導體層1的狀態有3種情況:

(1)強反型態:此時VA遠遠小于零時,半導體層電壓降Vs1大于費米勢的兩倍,對于低頻C-V特性而言,Cs1可以忽略,因此總電容主要由氧化層貢獻,因此有:

(8)

式(8)表明總電容與外加電壓VA無關,因此圖2(a)中的AB段和橫軸平行。

但對于高頻電容而言,由于反型層中電子的產生和復合跟不上高頻信號的變化,Cs1≈εs/xdm1(xdm1是半導體層1的最大耗盡區寬度),從而

(9)

(2)弱反型態:此時半導體層1內的電壓降Vs1大于費米勢,但是小于其兩倍,反型層電荷數量較少,低頻特性中反型層電容Cinv1不能忽略,因此有:

(10)

(3)耗盡態:此時半導體層1內的電壓降Vs1小于費米勢,Cs1≈εo/xd1(xd1是耗盡區寬度),低頻和高頻C-V都可以由下式計算:

Ctotal≈εo/(to1+to2+kxd1)

(11)

從圖3(a)中可以看出,當VA大于零后,半導體層1的電壓降Vs1小于零,其下表面為積累態,Cs1忽略不計。但是隨著外加電壓的升高,半導體層2狀態依次由耗盡、反型,過渡到強反型,因此C-V曲線對稱于外加電壓小于零的情形,這里不再深入分析。需要說明的是,低頻C-V曲線的2個極小值和高頻C-V曲線的2個飽和值取決于摻雜濃度的高低,摻雜濃度越高,低頻C-V的極小值和高頻C-V的飽和值都越大,反之依然。

對于異型摻雜SOMOS結構,以PN型為例,隨著外加電壓從負偏壓到正偏壓逐漸增加,可以分為4種情況進行分析:

(1)積累態:當外加電壓VA小于零時,N型半導體內電壓降Vs1大于零而P型半導體內電壓降Vs2小于零,因此2個半導體層和氧化層的界面都為積累態,半導體層電容可以忽略不計,總電容主要由氧化層貢獻,此時低頻和高頻特性均由下式決定:

Ctotal≈Co1Co2/(Co1+Co2)=eo/(to1+to2)

(12)

(2)耗盡態:當外加電壓VA大于零后當仍較低時,2個半導體層內的電壓降均低于費米勢,耗盡區電容不能忽略,低頻和高頻特性均有下式決定:Ctotal≈Co1Co2/(Co1+Co2)=eo/(to1+to2+kxd1+kxd2)

(13)

這里xd1和xd2分別是半導體層1和2的耗盡區寬度,其隨著外加電壓增加而迅速增加,因此總電容迅速下降,如圖2(d)中BC段所示。

(3)弱反型態:當外加電壓VA較高時,2個半導體層內壓降高于費米勢,反型層內電荷數較少,對于高頻特性而言,反型層電容Cinv1和Cinv2可以忽略不計,但是對于低頻電容而言,其不能忽略。因此高頻電容仍然由決定,而低頻電容有下式決定:

(14)

(4)強反型態:當外加電壓VA足夠高時,2個半導體層內電壓降均高于各自費米勢的兩倍,反型層電荷密度足夠多,反型層電容對于低頻電容的貢獻可以忽略不計,因此有:

(15)

(16)

由于2個半導體層最大耗盡區寬度xdm1和xdm2均與外加電壓無關,因此由式(15)和式(16)可知,低頻和高頻電容都達到飽和,且低頻電容大于高頻電容,這與圖2(d)一致。

3　結論

三維集成技術是集成電路發展的方向,而SOMOS結構是三維集成的基本結構。本文建立了同型摻雜和異型摻雜SOMOS結構的電容-電壓特性模型,并借助二維半導體器件仿真軟件SILVACO對模型進行了驗證,二者的一致性證明了模型的正確性。而后借助該模型,對SOMOS結構的電容-電壓特性的物理機制進行了分析,探討了其C-V曲線在不同的外加電壓下呈現不同的特性的內在原因。本文的工作初步證實了C-V法對三維集成結構進行無損電學表征的可行性。

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李曼(1992-),女,江蘇鹽城人,南京郵電大學電子科學與工程學院,從事集成電路設計和微納電子器件方向的研究,qiqing101@gmail.com;

郭宇鋒(1974-),男,河南洛陽人,博士、教授、博士生導師,中國電子學會高級會員,南京郵電大學電子科學與工程學院副院長,電工電子實驗教學中心主任,工程訓練中心副主任(兼),從事功率器件及其集成技術、射頻器件及其集成技術、微納電子器件、射頻電路與系統等方向的研究。近年來主持完成了包括國家自然科學基金在內的20余項科研項目,迄今在其研究領域發表學術論文近80篇,其中近60篇被SCI或EI收錄。此外還申請中國發明專利20項,yfguo@njupt.edu.cn;

姚佳飛(1988-),男,江蘇常熟人,南京郵電大學電子科學與工程學院,從事功率器件及其集成技術方向的研究,jiffcarfied@163.com;

鄒楊(1993-),女,江蘇揚州人,南京郵電大學電子科學與工程學院,從事集成電路設計和微納電子器件方向的研究,1256075906@qq.com。

Capacitance-VoltageCharacteristicsofIdealSOMOSStructures*

LIMan1,2,GUOYufeng1,2*,YAOJiaofei1,2,ZOUYang1,2

(1.Jiangsu Province Engineering Lab of RF integration and Micropackage,Nanjing 210023,China;2.College of Electronic Science and Engineering,Nanjing University of Posts and Telecommunications,Nanjing 210023,China)

Abstract:Three-dimensional integration is of great interest to IC technology currently.Low and high frequency capacitance-voltage characteristics of the SOMOS structure,the basic stack structure properties in 3D integration,are investigated.An analytical model is proposed and verified using the two-dimensional semiconductor simulator SILVACO.The results show that both are in good agreement.Based on the model,the physical mechanism of low and high frequency capacitance-voltage characteristics under various bias are researched.This work contributes to the non-destroyed characterization of the 3D stack structure in 3D integrations.

Key words:three-dimensional integration;SOMOS;capacitance-voltage characteristics;characterization

doi:EEACC:2560;213010.3969/j.issn.1005-9490.2014.05.005

中圖分類號:TN301;TN492

文獻標識碼:A

文章編號:1005-9490(2014)05-0822-04

收稿日期:2013-10-30修改日期:2013-11-12

項目來源:國家自然科學基金項目(61076073);教育部博士點基金項目(20133223110003)