面向眾核處理器的獨立調試系統設計方法*

張 明,石 偉，郭御風， 張民選

(國防科技大學 計算機學院,湖南 長沙 410073)

面向眾核處理器的獨立調試系統設計方法*

張 明?,石 偉，郭御風， 張民選

(國防科技大學 計算機學院,湖南 長沙 410073)

基于片上網絡(Network-on-Chip，NoC)技術的眾核處理器正成為當前高性能處理器的設計焦點.傳統的調試系統結構不能很好地應用于眾核處理器體系結構，眾核處理器中蹤跡數據傳輸、調試事件傳播、時間戳同步等方面均面臨重大挑戰.為解決上述問題，提出一種具有高帶寬、低資源消耗的獨立調試系統設計方法．該方法通過減少長互連線，提高了調試通道工作頻率，以較少的互連線即可實現高帶寬傳輸通道；同時調試組件采用分布式的對稱結構，具有良好的可擴展性.在蹤跡數據傳輸結構中，提出了一種帶寬平衡的非侵入式蹤跡數據導出方法，該方法通過軟硬協同方式來配置蹤跡通道仲裁的權重值，降低硬件復雜度.在調試事件的傳播上，構建了與片上網絡拓撲一致的事件傳播網絡，該網絡在易于物理實現的同時具有事件傳播延遲低的特點.在時間戳的同步方法上，提出了一種通過軟硬件協同的時間同步方式，以很小的硬件代價實現了較精確的時間戳同步.

硅調試；片上網絡；蹤跡數據；調試事件矩陣；時間戳

多核微處理器正成為目前高性能處理器設計的研究熱點.將傳統處理器的調試結構移植到多核處理器中時，在硬件資源消耗、互連結構、蹤跡(Trace)數據傳播、調試事件(Debug Event)傳播、時間戳(TimeStamp)同步等多方面均遇到了問題.工業界與學術界對多核處理器的調試結構進行了大量研究，并獲得了一定的成果.隨著高性能處理器逐漸由多核結構向眾核結構發展，硅片面積不斷增大，現有的多核調試結構出現了一定的局限性，無法滿足眾核處理器的調測試需求.

為了降低處理器設計的復雜度，眾核處理器往往采用同構結構，同構結構具有結構規整、擴展性好、便于集成等特點，成為了目前通用高性能眾核處理器的主流方向.在同構眾核微處理器的體系結構設計中，常常使用片上網絡技術來連接多個處理器核、存儲部件以及IO設備.這使得復用片上網絡來設計調試系統成為一種很自然的選擇，并具有如下優點：

1)復用片上網絡通路傳遞調試命令(Debug)和蹤跡(Trace)數據，方便實現對所有片上部件的調試與跟蹤．

2)易于實現對核間通信事務的監視和檢查，便于對事務進行跟蹤與調試．

3)減少了全局互連線路，便于物理設計．

然而，上述復用片上網絡的方法均存在一個嚴重的缺陷，即無法實現非侵入式的調試，即調試和跟蹤操作會影響功能邏輯的執行路徑，導致非調試模式下出現的錯誤在調試模式時可能無法重現.為解決此問題，本文針對眾核芯片結構特點，提出一種基于NoC技術的獨立調試系統結構，該結構對執行蹤跡與調試命令、調試事件傳播、時間戳同步等結構分別進行了詳細研究，其主要創新在于：

1)提出了一種帶寬平衡的蹤跡數據高帶寬傳輸結構，且該結構具有可擴展、占用資源少、易于物理實現的特點．

2)提出了一種低延遲、易擴展的調試事件廣播網絡設計方法．

3)提出了一種采用軟硬協同方式工作的高精度、低資源消耗的TimeStamp同步設計方法．

本文后續章節組織如下：第1節介紹多核調試系統的研究現狀與面臨的問題；在第2節中，詳細描述了本文提出的眾核調試系統實現方法；第3節通過實驗對本文所提方法進行了驗證，并給出了結果分析和比較；最后對全文進行了總結.

1 相關研究

隨著處理器設計規模向眾核擴展，NoC已經成為連接片上眾多處理器核、存儲以及外設的首選[1-2].在基于NoC結構的眾核處理器中，傳統調試系統結構已不適合這種新的處理器結構，以點對點方式連接的調試結構，在眾核中會占用大量的互連資源，而且不利于物理設計.因此研究基于片上網絡的調試技術是當前處理器設計領域的一個重要研究方向[3].

在基于片上網絡技術的調試系統研究中，學者針對處理器內核與片上網絡的接口、調試命令與蹤跡數據的傳播方法、調試事件傳播方法等方面都進行了大量研究.文獻[4]定義了一套多核調試接口，試圖將調試結構與處理器內核分離，以提高調試部件的可重用特性.所提出的結構側重于處理器核的調試接口設計，而核間調試信息傳輸結構的可擴展性不好，而且不支持較高精度的TimeStamp傳播.文獻[4-5]注重于提供對于內核的時鐘精確的調試方法，對核間調試信息傳輸的研究不足.文獻[6-7]則專注于核間事務的調試，通過監控核間通信來提取有用的調試信息.文獻[8]在核間通信事務的分析中引入了形式化的方法，提高了事務分析的效率和可觀察性.文獻[6-8]雖然提高了核間通信事務的分析能力，提高了核間事務的可觀察性，但其分析過程與傳統調試軟件的差別較大，在實際調試操作中并不方便.而且，這些調試結構均利用了功能通路傳遞調試信息，因而無法實現非侵入式的調試.文獻[9]針對AXI協議提出了感知調試信息的片上網絡接口設計方法，該方案能夠檢測AXI接口的死鎖和活鎖狀態，并支持非侵入式的Trace記錄.然而其主要針對AXI協議設計，可擴展性不足.而且在Trace的傳播上沒有考慮通道競爭導致的各節點帶寬不平衡問題，當通道競爭激烈時，容易導致部分節點丟失關鍵蹤跡數據.文獻[10]分析并提出了針對調試事件的網絡結構和組件設計方法，設計了生成工具，能夠根據NoC的結構自動生成調試事件傳播網絡及組件.調試事件網絡的配置通過一條掃描鏈實現，這種實現方案容易與DFT功能沖突，物理實現困難.文獻[11]將TimeStamp計數值分為本地計數和溢出計數兩段，分別在TimeStamp的使用端和源端進行計數，并通過NoC網絡進行同步與配合，提出了一種在NoC系統中精確傳播TimeStamp的方案.不過此方案會加劇NoC網絡的帶寬壓力，同時增加NoC設計復雜度，占用較多的硬件資源.

本文針對上述各類調試系統存在的問題，系統地提出了一種面向眾核處理器、基于NoC技術的獨立調試系統設計方法，分別針對蹤跡與調試命令傳輸、各節點蹤跡數據的帶寬平衡、調試事件廣播、時間戳同步等問題設計了各自的結構.依據該方法設計的調試系統結構具有較高帶寬且各節點帶寬近似平衡的蹤跡數據導出通道，支持高精度的時間戳同步和快速的調試事件廣播，而且對硬件資源的需求低，物理實現簡單.

2 基于NoC技術的獨立眾核調試系統結構

芯片集成度的快速提高使得片內硬件資源不再那么緊張，而且在基于NoC互連的眾核處理器的物理設計中，NoC一般位于規整的內核模塊之間，易于調整其所占空間尺寸且不影響工作頻率.基于這一特性，本文提出一套獨立于功能邏輯、基于NoC技術的調試系統，其總體結構如圖 1.圖中灰色模塊為功能邏輯，白色的則為調試邏輯.調試主機是執行調試操作、分析調試信息的總控制臺，運行著主要的調試軟件.調試軟件通過調試代理發送具體的調試命令給處理器以及收集調試信息，包括蹤跡數據.調試主機和調試代理不屬于本文所述的調試系統.圖中Corei為處理器內核或多個內核構成的核簇，CNOCi(Core NoC)為用于核間及核與存儲/外設通信的功能NoC路由結點，Memory&IO為芯片的存儲及外設.DAI(Debug Access Interface)是集中式調試與測試訪問接口，CDIi(Core Debug Interface)是內核的調試接口，DNOCi(Debug NoC)則是專用于調試功能的調試NoC路由結點.

本文提出的調試系統主要由蹤跡與調試命令傳輸、調試事件傳播與時間戳同步3個子系統組成.3個子系統在實現具體的調試功能上相互配合和支持，在邏輯實現上彼此獨立，在物理實現上又具有一致的物理布局.整個系統由DAI，DNOC，CDI 3類部件構成，3個子系統在每類部件中都擁有相關的功能邏輯.

圖1 獨立眾核調試系統總體結構

DAI的內部結構如圖 2，它為外部調試代理和調試軟件提供了訪問內部調試組件和發送調試命令的JTAG接口，并提供Trace緩沖存儲器及將Trace輸出到片外的接口，這些屬于蹤跡與調試命令傳輸子系統的一部分.CrossEventIF是調試事件的接口部件，負責本地調試事件與DNOC內事件廣播矩陣間的交互.UniqueTimer是DAI集成的一個時鐘計數器，作為全局唯一的墻上時鐘，供其他部件生成TimeStamp時使用，屬于時間戳同步子系統的一部分.

圖2 DAI內部結構

調試命令經DNOC網絡發送到目標CDIi，控制內核Corei執行單步、斷點等調試操作，CDI通常是與內核流水線緊耦合的調試部件，執行對流水線的控制以完成調試操作，收集調試事件并廣播到網絡，以及捕獲流水線的Trace并通過DNOC網絡傳遞給DAI，CDI的內部結構如圖 3．

圖3 CDI內部結構

DNOC內部結構如圖 4.它與CNOC具有完全一致的物理布局，接口協議借用CNOC的傳輸協議，只是具有相對少得多的互連.路由方法采用源路由，以盡量簡化DNOC的設計.除傳遞前述的調試命令和蹤跡數據外，DNOC還負責傳播調試事件，由CrossEventMatrix對輸入通道接口上的調試事件向其他通道廣播.

圖4 DNOC內部結構

下面將詳細闡述在上述3種調試結構中，各類通路的設計方法.

2.1 蹤跡與調試命令傳輸子系統

Trace傳輸通路是指用于傳遞內核蹤跡數據的傳輸通道，Trace能夠實時記錄指定的內核指令、狀態或通信報文，記錄過程不影響內核的執行，是最重要的非侵入式調試手段.Trace對帶寬有較高的要求，設置獨立DNOC可有效解決Trace傳輸所需的高帶寬問題，但是集中式的Trace存儲與導出必然導致多路Trace對DNOC通道的競爭，進而導致各節點Trace實際傳輸帶寬的失衡.針對此問題，本文提出了一種基于源路由特性的DNOC靜態權重分配策略.在源路由模式下，任意一個DNOC節點只有一個將Trace輸出到DAI的輸出端口，輸入端口則有多個，所謂權重是指輸出端口在仲裁選擇輸入端口時，各輸入端口所擁有的權值.以3×3的DNOC網絡結構為例，可用圖 5說明靜態權重分配策略.圖中有N0～N8共9個DNOC節點，每個節點有1個CDI.兩個灰色的CDI1和CDI6為未啟動Trace記錄的節點，因而不參與權重分配.權重分配的思想是：任意CDI輸出到DAI的Trace的傳輸路徑若經過DNOC節點的輸入通道，則該通道的權值加1.如N4的右側通道有3條Trace經過，則權值為3，上方通道因CDI1未啟動Trace記錄，故權值為0.經過N4的所有Trace路徑都要輸入到N3的右側通道，因而N3的右側通道的權值為5.具體的權值計算算法如下：

for i in 所有DNOC節點集合 do

//初始化權值為0

for k in DNOCi輸入通道集合 do

Wi,k= 0;

//計算各通道權值

for j in 所有CDI節點集合 do

for k in DNOCi輸入通道集合 do

if(CDIj的Trace經過輸入通道k)

Wi,k= Wi,k+1

權值的計算過程由運行在調試主機上的調試軟件計算得到，然后在調試系統的配置階段通過調試命令通道寫入到各DNOC通道內的權值寄存器，之后DNOC輸出通道將根據各輸入通道的權值和已經服務的Trace數據個數來動態更新各通道的Trace傳輸優先級.在調試過程中，若改變了有效CDI的集合，則需要調試軟件按照前述算法重新計算通道權值，否則會導致各節點Trace傳輸帶寬的失衡.

圖5 權值計算實例

Trace傳輸到DAI后，進入TraceBuf.片內緩沖容量較小，因而需要通過IO接口傳遞到片外存儲.當前處理器中Trace導出接口多使用通用IO類接口，單引腳的數據傳輸率低于200 Mbps，帶寬有限，在多核時代，已無法滿足Trace的高帶寬需求.我們注意到當前很多處理器已擁有用于控制大容量NandFlash存儲器的高速同步ONFI(Open Nand Flash Interface)接口，該接口使用SSTL電平規范，單個引腳的數據傳輸率可達1.6 Gbps，本文建議復用ONFI接口導出Trace，可大幅提高Trace的導出帶寬.且同步ONFI接口時序具有可預測性，Trace輸出復用此接口時，可以根據其可預測性來尋找空閑周期，用于發送Trace數據.

調試(Debug)通路是用于傳遞調試軟件發出的調試命令的通道，命令包括暫停運行、單步、設置斷點、讀取存儲器、讀取特殊寄存器等.調試操作最終在CDI中以寄存器讀寫的方式實現.具體過程是：

1)調試代理將調試軟件發來的調試操作轉換為JTAG接口報文;

2)DAI內的TAP控制器接收JTAG接口報文，然后將其轉換為內部DNOC報文;

3)通過DNOC將報文傳遞到目標CDI;

4)CDI解析DNOC報文并最終產生針對其DebugRegs內寄存器的讀寫，進而在內核流水線的配合下實現調試操作．

2.2 調試事件傳播子系統

調試事件包括處理器進入/退出調試狀態、Trace觸發信號、自定義的關鍵事件等.在眾核處理器中，這些事件需要在多個內核或外設間進行傳播.絕大多數調試事件的傳播具有廣播特性，即從一個源廣播到其他所有部件，而且傳播延遲時間越短越好.例如內核A因斷點而進入調試狀態后，調試系統期望其他內核也同時進入調試狀態，否則其他內核可能因得不到內核A的應答而進入超時狀態，即由調試操作引入了程序故障，這可能會誤導用戶的調試過程.只有盡快地將內核A進入調試狀態的事件廣播到所有其他內核，才能避免上述問題，因而調試事件的傳播延遲越短越好，最大傳播延遲是衡量調試事件傳播結構優劣的最重要指標.

文獻[8]將調試事件編碼為NoC報文，復用NoC進行廣播，似乎減少了硬件開銷，但是這會同時增加NoC設計的復雜性和資源需求.而且廣播事件在NoC網絡上的延遲會因NoC的仲裁、路由等因素而引入較大的不確定性.為解決此問題，本文設計了一套具有較低硬件開銷的專用廣播網絡.為便于物理設計，該網絡的廣播結點——CrossEventMatrix與DNOC結點具有相同的數量和物理布局.以4通道CrossEventMatrix為例，其內部結構關鍵邏輯如圖 6．圖中每個通道僅有一個輸入事件和一個輸出事件，可以擴展到多個，以滿足多種調試事件的需求.圖中以虛線表示的兩級觸發器用于跨時鐘事件的同步，當事件信號沒有跨時鐘時，可以不設置此兩級同步器.

圖6 CrossEventMatrix廣播結構

基于CrossEventMatrix構建事件廣播網絡時，要求廣播路徑中不能出現環路，否則會導致事件傳播的死鎖.本文通過在各通道的事件輸出端點增加可配置的輸出使能來打破可能出現的環路.使能信號可根據網絡結構動態配置，簡單靈活.

基于上述方案的事件廣播結構具有如下基本特性和優勢：

1)事件端點的輸出是來自其他所有通道的事件的邏輯或，傳播速度快；

2)輸入到端點的事件被廣播到其他所有通道，廣播路徑可根據網絡結構的變化而進行動態配置；

3)所需硬件資源少，通道的數量可擴展，事件端點數量亦可擴展；

4)支持靈活的電源關斷與時鐘關斷策略，某個端點的關斷不會影響其他節點．

2.3 時間戳同步子系統

時間戳(TimeStamp)主要用于標記各個Trace數據的產生時間.各部件記錄的Trace導出到DAI部件時，經過的傳輸路徑不同，延遲也不同，后產生的Trace卻可能先到達DAI，因此，Trace數據中一般需要附帶上一個全局同步的TimeStamp，記錄該數據產生的時間，然后再通過調試軟件按照TimeStamp來恢復Trace的順序.然而，各部件完全同步的TimeStamp是幾乎無法實現的，總是會存在一定的時間偏差，偏差大小直接影響Trace記錄時間的準確性.

本文針對上述需求提出了一種既方便實現，又具有高精度的TimeStamp傳播結構.該結構擁有唯一的墻上時鐘計數器，即DAI中的UniqueTimer部件，計數器的最低位作為計數觸發信號TimeTrigger發送到所有需要TimeStamp的部件.目標部件通過對TimeTrigger的上升沿和下降沿計數來產生自己的TimeStamp值，如CDI內的TimeStampGen部件.物理設計時，需要注意TimeTrigger到各部件的線延遲盡量一致.設各部件生成TimeStamp值的時間偏差為TΔ，則TΔ滿足公式(1).其中Wdiff為TimeTrigger的線延遲偏差，Ti為部件i對TimeTrigger的采樣時鐘周期.

(1)

當目標部件從電源關斷或時鐘關斷狀態恢復時，其對TimeTrigger的計數值已過期，必須更新到最新值才能保持與其他部件的同步.此時，需要在系統軟件的控制下按照下列步驟來同步計數值：

1)暫停UniqueTimer計數；

2)將最新的計數值通過Debug通路更新到剛從電源/時鐘關斷中恢復的目標部件；

3)繼續UniqueTimer計數．

按照上述步驟，所有目標部件的TimeStamp在重新啟動UniqueTimer前被同步.雖然UniqueTimer停止計數期間，無法記錄這段時間內產生的Trace的順序，但是因通過Debug通路更新計數器操作的執行速度快，因而暫停時間很短，對Trace的影響較小.

3 實驗與結果評估

為檢驗本文所提出的調試結構的功能和性能，本文基于國產自主處理器內核，設計了一套支持64個內核、獨立的調試系統，結構如圖 7所示.該互連結構與功能NoC(CNOC)的結構一致，形態類似于4×4的網格結構，該結構與片內的物理布局緊密相關，充分考慮了物理設計與體系結構設計的融合，減少長延遲連接，提高了工作頻率.另外，該結構中部件的可重用度高，簡化了物理設計復雜度.

圖中Clust為包含4個自主處理器內核的內核簇，MCU為存儲控制器，用于訪問片外存儲器.每個DNOC有多個雙向通道，從輸入通道到任意輸出通道的傳播延遲為2個時鐘周期，每通道有效數據寬度為16位，結點路由方法為源路由.Clust，CDI與DNOC的工作頻率一致，但支持動態降頻.DAI的Trace接口復用了8位的ONFI接口，工作頻率為500 MHz，雙沿輸出，帶寬1.0 GB/s.

該調試系統具有獨立的NoC網絡，雖然節點數量較多，但因從結構上避免了長延遲線，故可提高工作頻率，達到了1.5 GHz.進而在同樣的帶寬需求下，可以降低NoC的通信信號位寬以及緩沖單元的數量，減少硬件資源需求.表 1列出了三類調試部件的綜合結果及其在全芯片中的資源占比.總體來說，調試系統所占邏輯資源約占全芯片邏輯資源的1.18%.

圖7 面向自主16核處理器的調試系統結構

表1 硬件資源統計a,b

a, 綜合工具為DesignCompiler，40nm工藝庫；b, 僅計算邏輯資源，未統計SRAM ；c, 包括1個DAI,16個CDI,16個DNOC．

Debug報文用于實現程序運行狀態控制、斷點設置、變量查看與修改等侵入式的調試操作，以及對調試部件進行配置與狀態觀察等，傳輸方向是從DAI到目標CDI.Trace報文則用于以非侵入方式記錄內核或其他部件的運行過程及狀態，并傳輸到片外給調試者進行分析，其傳輸方向是從CDI(或其他重要部件，如MCU)到DAI，圖 8給出了每個內核發出200個Trace報文情況下的報文延遲分布，與文獻[11]相比較，本實驗系統中Trace報文平均傳輸延遲降低約90%，而且延遲分布也更集中.

調試事件的傳播速度越快對調試功能的實現越有利.例如某內核因斷點而進入調試狀態的事件，越快傳播到其他內核則越接近于同時停頓所有內核的調試目標，反之，過長的事件傳播延遲甚至可能因部分進入調試狀態而導致功能故障.本實現中任意兩個部件間傳播調試事件的延遲時間是確定的，最長延遲為兩個對角間的事件傳播，需要經過7級CrossEventMatrix，大約4.67 ns.對傳播路徑的配置則采用通過Debug報文以寄存器寫入的方式進行，取消了文獻[10]中的配置掃描鏈，簡化了設計，硬件資源消耗降低約34%.

延遲時間/ns

本實現中TimeStamp延遲在各目標點的偏差取決于傳播線TimeTrigger延遲偏差和目標點的采樣頻率，如公式(1).在40 nm工藝下，對TimeTrigger等長布線后，其到各目標點的延遲偏差可控制在1.5 ns以內.目標點工作頻率按正常工作時的1.5 GHz計算，最大延遲偏差TΔ不超過2.2 ns.文獻[11]通過將TimeStamp計數值分為兩段并在源端和目的端分別計數，然后通過NoC來同步計數值，其精度雖然理論上可以達到不超過1個時鐘周期(約0.75 ns)，但是該結構無法支持異步時鐘域，而且實現TimeStamp所需的硬件資源遠大于本文的方案.

4 結 論

本文提出的采用復制片上網絡拓撲結構的方式構建獨立的多核調試系統結構，能夠充分利用片上網絡的設計技術實現高工作頻率、高帶寬的調試命令與蹤跡數據傳遞，滿足多核處理器對于非侵入式調試的需求，便于快速定位軟件和硬件故障.而且分析表明，該結構也非常適合時間戳和調試事件的傳播，并且能夠充分利用高帶寬的調試命令通道實現時間戳的重載和事件傳播路徑的配置.本文實現的4×4片上網絡結構的獨立調試系統及其相關實驗，檢驗了前述結構的良好性能和實現的簡便性，對于基于片上網絡的眾核處理器調試系統設計具有較好的參考意義.

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Method of Independent Debug System Design for Many-core Processors

ZHANG Ming?，SHI Wei，GUO Yu-feng，ZHANG Min-xuan

(College of Computer Science, National Univ of Defense Technology，Changsha, Hunan 410073,China)

Today, the many-core processor based on NoC(Network-on-Chip) is becoming the focus of high performance processor design. While migrating to many-core era, traditional debug architecture is no longer suitable for modern high performance processors. Especially, there are several challenges in the field of debug system for many-core processors, such as trace recording and transferring, debug events broadcasting, timestamp synchronization, and so on. To overcome these challenges, this paper presented an independent debug framework for many-core processors. In the proposed framework, high frequency and high throughput debug channels can be achieved at low connection cost. Moreover, debug components in the framework are distributed and symmetric, and it can be used for further processors with much more cores. On trace transferring, we provided a bandwidth balanced architecture for non-intrusive trace exporting. To reduce the complexity of hardware design, it cooperates with software to configure the weight of trace channel for arbitration. On debug events spreading, we established an event broadcasting network which owns the same topology with NoC and is easy for physical implementation. Meanwhile this network possesses low propagation delay. On timestamp synchronization, we provided a new precise timestamp synchronization method using debug network and independent wires with low hardware cost.

silicon debug; network-on-chip; trace data; debug event matrix; timestamp

1674-2974(2015)04-0093-07

2014-09-13

國家自然科學基金資助項目(61202122，61402497，61173016)，National Natural Science Foundation of China(61202122，61402497，61173016)；

張 明(1979-)，男，遼寧康平人，國防科技大學助理研究員

?通訊聯系人，E-mail:zhangming826@sina.com

TP338.6

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