基于CD4512邏輯數據選擇器設計

喻文倩

摘 要：以CD4512八選一數據選擇器作為核心元件，利用74LS161產生二進制的信號，當產生的信號與所需要的信號相同時，4512輸出高電平（1），若與要求不相符則輸出低電平（0）。文章就是以實驗設計邏輯數據選擇器的過程講述了74LS161同步加法計數器與八選一數據選擇器。

關鍵詞：CD4512八選 一數據選擇器 74LS161同步加法計數器

中圖分類號：TN702 文獻標識碼：A 文章編號：1672-3791（2015）05（b）-0036-01

邏輯功能是在地址選擇信號的控制下，從多路數據中選擇一路數據作為輸出信號相當于對數據進行塞選，選出符合要求的輸送到下一級，其余的則被阻擋在上一級。還可以用于產生任意一種組合邏輯函數。

1 電路設計及計算

1.1 74LS161同步加法計數器

74LS161是常用的四位二進制可預置的同步加法計數器，一片74LS161可以組成16進制以下的任意進制分頻器。時鐘CP和四個數據輸入端P0～P3；清零/MR；使能CEP，CET；置數PE；數據輸出端Q0～Q3；以及進位TC.（TC=Q0·Q1·Q2·Q3·CET）。當CR=“1”且LD=“0”時，在CP信號上升沿作用后，輸出端Q3、Q2、Q1、Q0的狀態分別與并行數據輸入端D3，D2，D1，D0的狀態一樣為同步置數功能。

1.2 CD4512八選一數據選擇器

CD4512有8個數據輸入端口D7—D0，一個數據輸出端為F，A2，A1，A0為地址選擇輸入端，E'為使能輸入端，OE'為三態輸出使能端。當使能輸入E'=0時，且當三態使能輸出OE'=0時，數據選擇器進入工作狀態。其引腳圖見圖1，功能表見圖2。

2 邏輯設計，仿真及結果

首先知道8選1邏輯數據選擇器CD4512的邏輯輸出函數表達式為

F=A2'A1'A0'D0+A2'A1'A0D1+A2'A1A0'D2+A2'A1A0D3+A2A1'A0'D4+A2A1'A0D5+A2A1A0'D6+A2A1A0D7由于題目要求當輸入為2，3，7，14時輸出為高電平，轉換為二進制表達就是當CD4512輸入端口接受的數據為0010，0011，0111，1110，是輸出高電平。換成邏輯函數，也就是F=A2'A1A0'D2+A2'A1A0D3+A2A1A0D7。D2=D3=D7=1，D0= D1=D4=D5=D6=0這樣只滿足了題目要求的一部分，當輸入為2，3，7時，輸出為高電平，而當輸出為1110，十進制數的14的時候，沒有對應的輸出，不滿足題目要求。

考慮到74LS161計數器有是個4輸出端口，但是CD4512只有3個輸入端口，即是說，輸入的數字范圍在000～111，之間，即為0～7，不能符合要求，所以要把74LS161輸出端的最高位Q3，接入CD4512的數據輸入端口中。

通過觀察輸入的數據可以發現最高位除了14是1以外，其余的全部為0，所以考慮將Q3，接到CD4512中可以轉換為14的數據上，即是0110十進制數為6的輸入端口上。同時，將Q3的輸出都過非門鏈接到需要輸出高電平的數字上，即是說數據輸入端口D2，D3，D7。這樣接線圖如圖3所示：

這樣一來，當74LS161產生的輸出為0010，0011，0111時，由于最高位是0，又通過的非門連接到CD4512的數據輸入端口上，這樣輸入端的數值就變味了1，也就是說，當輸入為2，3，7時，CD4512的輸出為1。當74LS161的輸出為1110時，Q3由于直接與D6 相接，為高電平。而CD4512接收到的實際二進制數為110，十進制數6，此時，依舊會輸出高電平。而當輸入為1010，1011，1111時，有與最高位連接了非門，所以對應的CD4512上的端口數據為低電平，將不會有輸出，避免了誤操作，從而完成了題目的要求。按上述示意圖連接后，仿真結果如圖3所示：其結果與題目要求相符合，當輸入為2，3，7，14時，輸出為高電平，其余情況輸出為低電平。

3 結語

利用CD4512，8選1邏輯數據選擇器對數據進行選擇性輸出，同時還要考慮與其他元件的配合使用，就像該例中的， 74LS161的輸出端口數目與4512輸入端口的數目不相等，以及輸入與輸出數值的范圍不一樣時，要靈活運用一些基本的邏輯關系，與，或，非，進行適當的配合，最終達到題目的要求。

參考文獻

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