淺析采用EDA技術設計的數字時鐘

祝陳偉 高飛

摘要：數字時鐘是一種計時裝置，它具有時、分、秒計時功能和顯示時間功能。與機械式時鐘相比具有更高的準確性和直觀性，無機械裝置，且使用壽命長。因此得到了廣泛的使用。從數字鐘的發展上看，主要是向小型化、功能多樣化方面發展。

本課程采用EDA技術，以硬件描述語言VHDL為系統邏輯描述手段設計文件，在MaxplusII工具軟件環境下，采用自頂向下的設計方法，由各個基本模塊共同構建了一個基于FPGA的數字鐘。經編譯和仿真所設計的程序，在可編程邏輯器件上下載驗證，能夠完時、分、秒的分別顯示，由按鍵輸入進行數字鐘的校時、清零、啟停功能的數字時鐘。

關鍵詞：數字鐘;硬件描述語言;VHDL;FPGA;鍵盤接口

一、技術與系統概述

當今電子產品正向功能多元化，體積最小化，功耗最低化的方向發展。它與傳統的電子產品在設計上的顯著區別師大量使用大規?？删幊踢壿嬈骷?，使產品的性能提高，體積縮小，功耗降低.同時廣泛運用現代計算機技術，提高產品的自動化程度和競爭力，縮短研發周期。EDA技術正是為了適應現代電子技術的要求，吸收眾多學科最新科技成果而形成的一門新技術。

二、構成方案

數字鐘實際上是一個對標準頻率（1HZ）進行計數的計數電路。由于計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩定。通常使用石英晶體振蕩器電路構成數字鐘。主要包括時間基準電路、計數器電路、控制電路、譯碼和顯示電路。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強數字鐘的功能。

1.數字鐘的工作原理

數字時鐘是一種計時裝置，它具有時、分、秒計時功能和顯示時間功能。與機械式時鐘相比具有更高的準確性和直觀性，無機械裝置，且使用壽命長。因此得到了廣泛的使用。從數字鐘的發展上看，主要是向小型化、功能多樣化方面發展。

數字鐘一般是由時鐘模塊、控制模塊、計時模塊、數據譯碼模塊、顯示模塊等幾部分組成。這些都是數字電路中應用最廣泛的基本電路，本設計分模塊設計實現了各個部分功能，采用基于CycloneII系列EP2C35F672C8的FPGA芯片內部產生振動脈沖。并將信號送入計數器進行計算，并把累加的結果以“時”“分”“秒”的數字顯示出來?！懊搿钡娘@示由兩級計數器和譯碼器組成的六十進制計數電路實現;“分”的顯示電路和“秒”的顯示電路相同，“時”的顯示由兩級計數器和譯碼器組成。

2.構成電路設計方案

一個完整的數字時鐘電路由幾塊電路分別完成不同功能所構成，秒計數模塊、分計數模塊、時計數模塊、動態掃描和顯示電路。

輸入端口ENL是秒時鐘使能信號，也是整個數字中的使能信號，高電平有效;RES是異步清零信號;CLK是秒脈沖輸入端口;MADD和MDEC是同步校時控制信號，MADD是控制秒信號加一，MDEC是控制秒信號減一;輸出端口A[3..0]是秒時鐘的低位，B[3..0]是高位;CA端口是進位輸出端口，當秒計數到59時輸出高電平，其它時候輸出低電平。

輸入端口ENL是時時鐘使能信號，也是整個數字中的使能信號，高電平有效;RES是異步清零信號;CLK是時脈沖輸入端口;FADD和FDEC是同步校時控制信號，FADD是控制時信號加一，MDEC是控制時信號減一;輸出端口A[3..0]是時時鐘的低位，B[3..0]是高位;CA端口是進位輸出端口，當時計數到59時輸出高電平，其它時候輸出低電平。

輸入端口ENL是分時鐘使能信號，也是整個數字中的使能信號，高電平有效;RES是異步清零信號;CLK是分脈沖輸入端口;SADD和SDEC是同步校時控制信號，SADD是控制分信號加一，MDEC是控制分信號減一;輸出端口A[3..0]是分時鐘的低位，B[3..0]是高位;CA端口是進位輸出端口，當分計數到59時輸出高電平，其它時候輸出低電平。

動態掃描電路將計數器輸出的8421BCD碼轉換為數碼管需要的邏輯狀態，并且輸出數碼管的片選信號和位選信號。所謂動態掃描顯示方式是在顯示某一位LED顯示塊的數據的時候，讓其它位不顯示，然后在顯示下一位的數據，同時關閉其他顯示塊。這樣做可以使每一個顯示塊顯示與自己相對應的數據。只要保證每一位顯示的時間間隔不要太大，利用人眼的視覺暫留的現象，就可以造成各位數據同時顯示的假象。一般每一位的顯示時間為1～10ms。

本系統選擇7448作為顯示譯碼電路，選擇數碼管作為顯示單元電路。計數器實現了對時間的累計并以8421BCD碼的形式輸送到動態掃描模塊，再由其輸出的端送到7448，將BCD碼轉換為七段碼，再由數碼管顯示出來。

結論

將設計程序下載到實驗箱上運行調試后，最終結果與預期效果基本一致，時、分、秒能夠正常計數并能由控制鍵分別顯示。

在此次的數字鐘設計過程中，更進一步地熟悉有關數字電路的知識和具體應用。學會了利用QuarterII軟件進行原理圖的繪制，硬件描述語言VHDL的編寫，程序的仿真等工作。并能根據仿真結果分析設計的存在的問題和缺陷，從而進行程序的調試和完善。

在設計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設計的層面以及與上下模塊接口的設計。再加上器件對信號的延時等問題，實際下載到實驗箱上后會出現一系列的問題，因此仿真圖和電路連接圖還是有一定區別的。

參考文獻：

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