基于FPGA的高精度守時方法研究

王 軍，王 磊，張福弟，何 昕，曹永剛

（1.蘇州科技學院，江蘇蘇州215009；

2.中國科學院長春光學精密機械與物理研究所，吉林長春130033；

3.中國人民解放軍63861部隊，吉林白城137001）

基于FPGA的高精度守時方法研究

王 軍1，2，王 磊1，張福弟2，3，何 昕2，曹永剛2

（1.蘇州科技學院，江蘇蘇州215009；

2.中國科學院長春光學精密機械與物理研究所，吉林長春130033；

3.中國人民解放軍63861部隊，吉林白城137001）

提出一種基于現場可編程門陣列（FPGA）的高精度守時方法，以統計學為基準，結合高精度恒溫晶振和北斗/GPS雙模接收器產生同步標準秒脈沖信號.當授時系統導航衛星失連，系統根據存儲晶振脈沖數計算出均值和方差，動態設置系統晶振脈沖計數器閾值從而模擬產生高精度秒脈沖信號，消除晶振累積誤差.實驗結果表明，1 h內授時系統守時誤差小于250 ns，可滿足授時系統在電力、靶場等系統中的守時要求.

FPGA；雙模；失連；守時

1　引 言

高精度授時系統被廣泛用于衛星導航、電力同步采樣系統中［1］.起初高精度授時系統在導航衛星失連下，由于恒溫晶振實際值與標稱值存在誤差，所以1 h守時誤差可達到幾微秒.近些年，部分學者提出統計每分鐘標準秒脈沖信號下授時晶振產生的總脈沖數的方法來修正導航衛星失連后授時系統的守時誤差［2］.但此方法精確度取決于導航衛星失連前1 min的晶振計數模塊記錄的脈沖數值，因而靈活性低且并未從根本上消除累積誤差帶來的影響.針對現有技術的不足，本文提出一種以統計學為基礎消除累積誤差的高精度守時方法.

2　守時總體方案

守時方案設計了5個模塊:導航衛星信號接收模塊、時間解碼模塊、晶振計數模塊、模擬秒脈沖產生模塊、顯示模塊.守時方案框圖如圖1所示.由導航衛星信號接收模塊接收衛星信號，輸出標準秒脈沖和時間碼至FPGA時間解碼模塊，FPGA解出時間信息并根據通訊協議發送給顯示模塊［3-5］.晶振輸出脈沖至FPGA，晶振計數模塊計錄標準秒脈沖每個周期內晶振脈沖數［6］.當記錄時間達到30 min，計算這組數據的均值和方差.導航衛星失連后，根據前30 min計算的均值和方差動態設置晶振計數模塊的脈沖產生計數器閾值以產生高精度的模擬秒脈沖.

圖1　守時總體方案框圖Fig.1　Punctuality diagram of the overall scheme

3　守時硬件設計

FPGA采用Altera公司Cyclone II系列中的EP2C8T144C8N，該芯片具有144個IO端口、36個RAM塊、2個PLL鎖相環、18個嵌入式乘法器、四種配置方式和AS、JTAG下載調試接口. EP2C8T144C8N擁有豐富的資源且編程靈活，使得該芯片作為系統主控芯片［7-9］.導航衛星信號接收模塊采用MHKJ-1612為主芯片，其能提供精確的授時服務.通過使用量化誤差信息去補償時間脈沖中的顆粒誤差，導航衛星信號接收模快能夠配置輸出時間脈沖頻率，授時精度可高達15 ns.即使設備在有遮擋物的情況下保證有一顆衛星正常連接，芯片就能輸出準確的時間信息.導航衛星信號接收模塊與FPGA采用串口通信，有多種波特率可供選擇.系統晶振采用恒溫晶振，頻率精度可以達到正負0.2 ppm.消耗電流一般300 m A～2 A，主要應用于衛星，通訊基站等.守時部分硬件連接圖如圖2所示.

圖2　守時部分硬件連接示意圖Fig.2　Punctuality part of the hardware connection diagram

4　守時軟件設計

4.1同步秒脈沖信號設計

授時系統導航衛星連接正常情況下，導航衛星信號接收模塊接收到衛星信號產生標準秒脈沖和時間碼，并發送給FPGA接收模塊.FPGA利用PLL鎖相環將50 MHz恒溫晶振倍頻到200 MHz，當晶振計數模塊脈沖計數值達到閾值或檢測到導航衛星信號接收模塊輸出的標準秒脈沖信號上升，FPGA產生100 ms高電平信號并將晶振計數器清0，隨后產生低電平信號.同步標準秒脈沖產生流程圖如圖3所示.

4.2平均脈沖數及方差設計

圖3　同步標準秒脈沖產生流程圖Fig.3　Synchronous standard second pulse received flow chart

圖4　平均1 s晶振的脈沖數及方差產生的流程圖Fig.4　Crystal's average pulses number per second and variance received flow chart

4.3導航衛星失連后的高精度秒脈沖產生設計

導航衛星失連后，FPGA根據每秒內晶振脈沖數的平均值和方差，求出+3 s和-3 s作為設定脈沖計數的兩個閾值BV1、BV2.在一個周期T內，前當晶振脈沖計數達到BV1的時候，產生一個滯后模擬秒脈沖（與標準秒脈沖秒頭相比）；后當晶振脈沖計數達到BV2的時候，產生一個超前模擬秒脈沖.產生的模擬秒脈沖秒頭在標準秒脈沖左右有規律的晃動從而消除累積誤差.導航衛星失連后的高精度秒脈沖產生流程圖如圖5所示.

圖5　GPS失步后的高精度秒脈沖產生流程圖Fig.5　After GPS out-of-step high-accuracy second pulse received flow chart

5　實驗結果分析

為避免測試結果的偶然性，實驗使用4套授時系統板，采用50 MHz標稱值的恒溫晶振，精度可達正負0.2 ppm.先將恒溫晶振輸出的50 MHz的脈沖信號倍頻到200 MHz，然后統計標準秒脈沖信號每個周期下授時系統恒溫晶振所產生的脈沖數值的均值和動態方差.測試結果如表1所示.

表1　導航衛星未失連下每秒晶振脈沖數值的均值和方差Tab.1　Crystal's average pulses number per second and variance when navigation satellite works

圖6　均值隨時間變化折線圖Fig.6　Average changes over time line chart

圖7　方差隨時間變化折線圖Fig.7　Variance changes over time line chart

表1統計了不同時刻秒脈沖單位時間內晶振的脈沖數值的平均值和方差.圖6圖7橫坐標為時間，縱坐標為均值和方差，折線圖直觀的反映了均值和方差隨著時間的變化趨勢.表2統計了在導航衛星失連下不同時刻模擬秒脈沖與標準秒脈沖的誤差.圖8橫坐標為時間，縱坐標為誤差大小，折線圖直觀的反映了誤差隨著時間的變化趨勢.

圖8　守時誤差隨時間變化折線圖Fig.8　Punctuality error changes over time line chart

表2　導航衛星失連下守時誤差Tab.2　Punctuality error when navigation satellite lost

6　結 語

本文通過統計30 min內標準秒脈沖每秒晶振脈沖數值的均值和動態方差，動態設置晶振計數模塊計數閾值以產生模擬秒脈沖，以達到高精度守時目的.從實驗可知，秒脈沖在導航衛星失連1 h內，與標準秒脈沖相比秒頭誤差不超過250 ns，符合電力、靶場等系統守時要求.

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Method for high accuracy time keeping based on FPGA

WANG Jun1，2，WANG Lei1，ZHANG Fu-di2，3，HE Xin2，CAO Yong-gang2

（1.Science and Technology University of Suzhou，Jiangsu，215009，China；
2.Changchun Institute of Optics，Fine Mechanics and Physics，Chinese Academy of Science，Changchun 130033 China；
3.The PLA Unit 63861，Baicheng 137001，China）

Based on Field-Programmable Gate Array（FPGA），a high precision time keeping technology is proposed.Combined with high precision constant temperature crystals and BD/GPS dual-mode synchronous，standard second pulse signal is received based on statistics.If navigation satellite loses the connection，FPGA will set the pounding threshold of crystal pulse according to average value and variance to simulate producing highly precision second pulse so that cumulative error can be eliminated.Experimental results show that timing system error is less than punctual 250 ns in one hour which fully meets the requirements of time keeping of the timing system in the power systems，range systems and other systems.

FPGA；dual-mode；connection losing；time keeping

1007-2780（2015）06-1052-05

TN967.2

A doi:10.3788/YJYXS20153006.1052

王軍（1979-），男，博士，江蘇蘇州人，主要研究方向為光電測控技術.E-mail:wjyhl@126.com

王磊（1991-），男，碩士，江蘇鹽城人，主要研究方向為智能信息處理技術.E-mail:demowl@163.com

2015-03-18；

2015-06-11.

國家自然科學基金（No.61472267）

Supported by National Nature Science Foundation of China（No.61472267）

?通信聯系人，E-mail:wjyhl@126.com