一種解決半選擇問題的亞閾值9T SRAM存儲單元

黃海超

（同濟大學(xué)，上海 201804）

一種解決半選擇問題的亞閾值9T SRAM存儲單元

黃海超

（同濟大學(xué)，上海 201804）

超低電壓SRAM（靜態(tài)隨機存儲器）是SRAM設(shè)計的一個重要研究方向。傳統(tǒng)SRAM一方面由于靜態(tài)噪聲容限的下降，難以在低電壓下正常工作，另一方面存在著嚴(yán)重的半選擇問題。文章提出了一種9T（9管）結(jié)構(gòu)的SRAM存儲單元結(jié)構(gòu)，該結(jié)構(gòu)可以適應(yīng)亞閾值電壓的工作條件，同時可以避免讀操作過程中的半選擇問題。仿真實驗顯示，與傳統(tǒng)8T SRAM結(jié)構(gòu)相比，文章的9T存儲單元可以節(jié)省至少68%的來自陣列的功耗。

SRAM；亞閾值；存儲單元；低功耗；半選擇

1 引言

在可穿戴式設(shè)備，醫(yī)療電子以及移動設(shè)備蓬勃發(fā)展的背景下，超低功耗（Utral-low power）技術(shù)受到了極大的重視以及廣泛的研究。在眾多超低功耗技術(shù)中，超低電壓技術(shù)可以顯著降低系統(tǒng)功耗。亞閾值（Sub-threshold）技術(shù)是一種新興的低功耗技術(shù)，其思想是將電路工作電壓降低至晶體管的閾值電壓以下，從而極大地降低系統(tǒng)功耗[1]。然而，當(dāng)工作電壓降低，片上存儲器，例如 SRAM（靜態(tài)隨機存儲器），往往是最先面臨穩(wěn)定性方面的挑戰(zhàn)的電路模塊。因此，解決超低電壓下，存儲器穩(wěn)定性和功能性問題成為了實現(xiàn)超低電壓芯片的前提。

亞閾值SRAM是目前SRAM研究的一個熱點。傳統(tǒng)6T結(jié)構(gòu)的存儲單元（bitcell）在亞閾值條件下難以正常工作，主要原因在于靜態(tài)噪聲容限（Static Noise Margin，SNM）的下降導(dǎo)致了在噪聲影響下，存儲單元無法在操作過程中保持正確狀態(tài)[2]。因此，為了能讓SRAM在亞閾值區(qū)域正常工作，需要重新設(shè)計存儲單元結(jié)構(gòu)。

6T bitcell存在的另一個問題是半選擇問題。半選擇問題是指在對某一 bitcell操作的過程中，字線或其他控制信號的有效使得其他同一行或列上的 bitcell出現(xiàn)的半選通現(xiàn)象。半選擇問題會導(dǎo)致單元穩(wěn)定性的下降以及一定的功耗浪費。本文將提出一種可以解決讀操作過程中的半選擇現(xiàn)象的 9T bitcell結(jié)構(gòu)。

本文將用以下章節(jié)對該bitcell結(jié)構(gòu)進行敘述：第二節(jié)將介紹本文提出的9T bitcell的結(jié)構(gòu)以及讀寫操作，第三節(jié)介紹該bitcell如何避免半選擇問題的產(chǎn)生，第四節(jié)給出實驗結(jié)果，分析比較其與一般8T bitcell的功耗情況，最后一節(jié)進行總結(jié)。

2 本文9T存儲單元

圖1為本文提出的9T bitcell。如圖所示，該結(jié)構(gòu)共有9個晶體管，M1～M4為反相器對，負(fù)責(zé)保持?jǐn)?shù)據(jù)；M5和M6為寫操作的存取管；M7～M9為獨立的讀端口。BL與BLB為寫操作的雙位線，而SBL則為讀操作的單位線。控制信號有三：WL，RWL和RBL。其中，WL為控制寫操作的行信號，RWL為控制讀操作的行信號，RBL為控制讀操作的列信號，RWL和RBL構(gòu)成了一個橫縱定位的結(jié)構(gòu)（Cross-point）[3]，可以唯一確定二維存儲陣列中的一個存儲單元。

下面分別介紹讀寫操作過程，圖2為本文9T結(jié)構(gòu)的讀寫操作波形示意圖。

2.1 寫操作

寫操作與傳統(tǒng)6T或8T bitcell基本一致。以寫“1”為例，當(dāng)該bitcell所在行被選中，WL有效，M5和M6導(dǎo)通，在寫“1”情況下，BL保持為高電平，BLB下拉為低電平，此時，無論Q和QB之前的狀態(tài)如何，QB都會被下拉為“0”，由于反向器的作用，Q會被上拉為“1”，完成寫“1”操作。

圖1 本文9T bitcell

2.2 讀操作

圖2 讀寫操作波形

讀操作的過程區(qū)別于傳統(tǒng)8T結(jié)構(gòu)的讀操作。以讀“0”為例，此時，Q點存儲“0”，QB儲存“1”。讀操作開始之前，SBL已經(jīng)被預(yù)充為“1”，當(dāng)該單元在讀操作過程中被選中，則RWL與RBL皆為有效（高電平），讀端口打開，此時，由于QB存儲的數(shù)據(jù)為“1”，所以M7導(dǎo)通，讀端口的三個晶體管都處于導(dǎo)通狀態(tài)，SBL上預(yù)充的電荷通過它們被放電至GND，SBL電壓下降，通過SBL連接著的靈敏放大器，可以將該電壓降放大，讀出這一狀態(tài)，完成讀操作。

3 半選擇問題

半選擇問題存在于傳統(tǒng)6T或8Tbitcell結(jié)構(gòu)中。半選擇問題可以由圖3來說明。圖中，左邊的單元為選中單元，當(dāng)RWL有效時，選中單元的讀端口打開，讀端口對根據(jù)選中單元中存儲的數(shù)據(jù)對 BL[i]進行選擇性放電，靈敏放大器根據(jù) BL[i]電平讀出數(shù)據(jù)，然而，在選中行中，其他列上的單元的讀端口同樣會被打開，此時稱該行上的非選中單元為行半選擇單元。行半選擇單元的讀端口和選中單元一樣，會對其所對應(yīng)的位線進行選擇性放電，然而這一過程是非必要的，而且若半選擇單元中QB存儲的數(shù)據(jù)為“1”，那么半選擇單元便會對位線進行放電，由于每個周期都會對位線重新進行預(yù)充，因此這種放電造成了巨大的功耗浪費。

圖3 8T bitcell行半選擇問題

造成這一問題的直接原因在于讀端口的導(dǎo)通與否僅由一個信號控制，對于傳統(tǒng)8T bitcell來說，這個信號就是RWL。半選擇問題雖然不影響功能性，但卻造成了非必要的能量消耗，降低了能效，對于低功耗設(shè)計而言，降低功耗應(yīng)該是擺在首位的。解決半選擇問題，對于低功耗SRAM設(shè)計來說意義重大。在一般SRAM存儲陣列中，位線往往是一根長度較大的金屬線，其寄生電容電阻非常大，因此半選擇問題導(dǎo)致的位線反復(fù)充放電現(xiàn)象會消耗大量的能量，導(dǎo)致龐大的功耗浪費。而且，陣列中列數(shù)越多，這一現(xiàn)象造成的影響就越嚴(yán)重，因為列數(shù)越多以為這行半選擇單元越多。

本文提出的9T bitcell能夠避免讀操作過程中的半選擇現(xiàn)象。如圖 4所示，這是四個相鄰的單元在讀操作過程中的示意圖。圖中，左上單元為選中單元，在讀周期內(nèi)，選中單元讀端口對應(yīng)的RWL和RBL變?yōu)橛行В础?”，讀端口完全導(dǎo)通，選中單元可以對 SBL進行選擇性放電，進行讀操作。而對于左下和右上的列半選擇和行半選擇單元而言，由于其對應(yīng)的RWL和RBL并非同時有效，所以讀端口不導(dǎo)通，不存在上文提及的非必要放電過程，因此避免了半選擇問題。

圖4 讀操作半選擇問題的解決方法

4 仿真結(jié)果與比較

圖5 功耗比較

為了驗證本文提出的9T bitcell，本節(jié)將其與傳統(tǒng)8T結(jié)構(gòu)bitcell進行了對比實驗。為了驗證半選擇問題對陣列功耗造成的影響，實驗分別用9T bitcell和傳統(tǒng)8Tbitcell構(gòu)造了兩個8 ×8的存儲陣列，然后對其進行讀操作過程的功耗仿真。實驗采用了0.13μm工藝模型，工作電壓為0.42V。

圖5展示了兩組陣列在讀操作過程中的功耗比較，首先，圖5（a）給出了兩種結(jié)構(gòu)的8×8陣列在最壞和平均情況下的功耗對比，最壞情況是指所有行半選擇單元所存儲的數(shù)據(jù)都為“0”，即會產(chǎn)生非必要放電的情況，而平均情況則是指行半選擇單元存儲“1”和“0”的概率均為 50%的情況。可以看到，本文9T bitcell的功耗相比較8T bitcell而言，在最壞和平均情況下功耗分別降低了77%和68%。圖5（b）展示了不同列數(shù)下，兩種結(jié)構(gòu)的陣列功耗比較，數(shù)據(jù)顯示，無論是在最壞還是平均情況下，隨著列數(shù)的增加，兩者功耗之比都在逐漸增大，即半選擇問題造成的功耗浪費逐步增大。實驗結(jié)果說明，本文9T bitcell結(jié)構(gòu)可以有效降低半選擇問題造成的能量耗費，并且陣列列數(shù)越多，效果越明顯。

5 結(jié)論

本文提出了一種適應(yīng)亞閾值區(qū)的9T SRAM存儲單元，該結(jié)構(gòu)可以有效降低存儲陣列中由于半選擇問題造成的功耗浪費，并且，陣列列數(shù)越多，優(yōu)化效果越明顯。

[1]Wang A., Calhoun B.H., Chandrakasan A.P. Sub-threshold Design for Ultra Low-Power Systems[M]. US: Springer, 2006:120-124.

[2]Calhoun B.H., Chandrakasan A. Analyzing static noise margin for sub-threshold SRAM in 65nm CMOS[C]. Proceedings of the 31st European Solid-State Circuits Conference(ESSCIRC), 2005:363-366.

[3]Chiu Y.W., Lin J.Y., Tu M.H., et al. 8T Single-ended sub-threshold SRAM with cross-point data-aware write operation[C]. International Symposium on Low Power Electronics and Design (ISLPED),2011:169-174.

A sub-threshold 9T SRAM bitcell solving half-selected issue

Ultra-low voltage SRAM(Static Random Access Memory) is an important research direction of SRAM design. Traditional SRAM on one hand, can’t work reliably at low supply voltage, on the other hand, suffers from half-selected issue. This paper proposed a 9T SRAM bitcell, which can adapt to sub-threshold voltage, and avoid half-selected issue during read operation. The simulation shows that, compared to the traditional 8T SRAM structure, proposed 9T bitcell can reduce at least 68% power consumption from array.

SRAM; sub-threshold; bitcell; low power; half-selected

TN402

A

1008-1151(2015)05-0083-02

2015-04-10

黃海超（1989－），男，同濟大學(xué)電子科學(xué)與技術(shù)系碩士研究生，研究方向為亞閾值SRAM設(shè)計。