一種基于UVM加快功能驗證收斂的方法

徐文進，田 澤，王世中，王宣明

(中航工業西安航空計算技術研究所 集成電路與微系統設計航空科技重點實驗室，陜西 西安 710068)

一種基于UVM加快功能驗證收斂的方法

徐文進，田 澤，王世中，王宣明

(中航工業西安航空計算技術研究所 集成電路與微系統設計航空科技重點實驗室，陜西 西安 710068)

功能驗證是IC設計最重要的步驟之一。隨著設計復雜度的增加，定位缺陷成本也日益增加，許多設計驗證團隊將相當一部分精力放在高效驗證過程開發上。文中以航電CNI系統主機接口模塊功能驗證為例，采用基于統一覆蓋率驗證管理技術、UVM驗證技術、接口時序斷言監控技術，分別從驗證計劃制定、平臺搭建、驗證管理與驗證結果分析等方面，介紹一種新型的基于統一覆蓋率加速功能驗證收斂的閉環驗證方法。結合UVM驗證方法學和斷言技術，詳細論述構建一種高效率可重用、快速收斂的驗證平臺的過程。

UVM；VM；驗證計劃；驗證平臺；覆蓋率

0 引 言

過去10年，設計方法和技術變得越來越成熟和穩定，而功能驗證技術的發展已經超越人們的認知水平，驗證方法學和技術不斷的演化，新的流程和工具不斷被發明出來。在這種快速變化的大背景下，設計的穩定增長將更多更復雜的IP集成到越來越大的SoC復雜系統當中[1]，如何采取更好的驗證流程和驗證方法加快復雜設計功能驗證的收斂成為難題。

文中以某航電系統控制接口模塊為例，采用基于統一覆蓋率驗證管理技術、UVM驗證技術、接口時序斷言監控技術，分別從驗證計劃制定、平臺搭建、驗證管理與驗證結果分析等方面，介紹一種基于統一覆蓋率加快功能驗證收斂的閉環驗證方法。

1 主機接口模塊

應用于航空電子的通信、導航、識別(CNI)系統中的某產品主機接口模塊主要實現了外部處理器MPC8270對模塊內部資源的訪問控制，將處理器端的讀寫控制信號轉換為模塊內部的讀寫控制邏輯，保證外部處理器能正確訪問模塊的內部寄存器和存儲器資源。外部處理器通過主機接口模塊來完成對某產品的配置和數據交互功能，因此對主機接口模塊進行充分的功能驗證具有重要意義。

模塊功能框圖如圖1所示。

圖1 主機接口功能框圖

2 驗證實施過程

任何管理過程應該需求清晰和目標明確，IC設計的功能驗證也不例外。為了保證IC設計的關鍵功能不出現問題，需要定義驗證計劃。傳統的驗證計劃不具有可執行性或維護性，只能人為根據驗證列表和驗證結果“PASS”與否去判斷驗證是否完備，是否完成，沒有一個確定性判斷指標來保證驗證是否可靠地達到目的，項目流片存在較大的失敗風險[2]。

文中將結合最新的UVM驗證技術、基于統一覆蓋率的驗證管理技術，通過對控制接口模塊的驗證，介紹一種閉環的新型驗證流程，見圖2[3]。

圖2 閉環驗證流程圖

閉環驗證流程管理過程具有直觀、可追蹤、可控制等優點，通過驗證結果分析不斷迭代優化驗證方案和驗證流程，使模塊驗證工作快速收斂。閉環驗證流程能最大限度降低大項目流片失敗的風險，可以減小整個項目驗證團隊的巨大壓力。

2.1 創建驗證計劃

制定驗證計劃的目的是有效控制整個驗證流程，利用驗證計劃不斷度量驗證進行的程度，這可以衡量最終以流片為目的的差額工作量[4-5]。

驗證計劃制定應該遵循以下原則[6]：

(1)驗證計劃是一個全面的需要精心策劃的驗證列表，包括定義所有功能驗證點、所有覆蓋率(代碼覆蓋率、功能覆蓋率、斷言覆蓋等)的要求[6-7]。

(2)驗證計劃應能捕獲驗證過程的目標，如驗證活動停止標準應該清晰明確，或一個驗證團隊定義當驗證活動覆蓋到75%列表特性時，RTL代碼就可以凍結了[8-10]。

(3)驗證計劃應具有可執行性，易自動度量。

(4)驗證計劃要定義驗證功能點的優先級、驗證人員名單、管理人員名單、項目名稱、項目進展等，此外還包括驗證采用的工具，如要使用的腳本、仿真器、采用的語言及其驗證方法學等[10-12]。

(5)驗證計劃的重用性。該驗證計劃將會在控制接口模塊的虛擬原型驗證中重用。

該驗證平臺的驗證計劃使用mentor公司的AddIn工具實現。

2.2 驗證平臺搭建

驗證平臺采用基于SystemVerilog的UVM驗證方法學構建，如圖3所示。

圖3 主機接口模塊驗證平臺框圖

下面從自底向上的順序簡述驗證平臺的構建過程。

(1)Interface，是連接主機接口模塊和驗證環境接口的一些信號集合，如以下代碼所示。

interfacehost_interface #(parameter setup_time =1 ns,parameter hold_time= 1 ns)；

logic HSTREGCSn=1'b1;

logic HSTWRn=1'b1;

logic HSTPSDVAL='Z;

bithas_checks=1;

clocking Cb_host_if @(posedge HSTCLK);

default input #setup_time output #hold_time;

input HST_RST_N;

output HSTREGCSn HSTWRn;

inout HSTPSDVAL;

…

在多接口的復雜設計中，團隊成員完成了設計集成后，模塊間接口互操作時，難免出現非期望的結果。如果根據仿真最終結果判斷出現異常情況，而逐個排查必然要花費大量的時間，雖然并發斷言很難添加到UVM驗證環境當中，但依然可以采用基于Systemverilog的SVA并發斷言技術，精確描述模塊接口處信號的時序關系，實時監測和診斷模塊運行時是否與設計的接口時序關系一致，在發現錯誤時盡可能減少調試時間。

圖4為主機接口仿真運行到t=1 220ns時發生斷言失敗的ATV(AssertionThreadViewer)窗口，該窗口可方便調試SystemVerilog斷言。

always@(posedgeHSTCLK)

begin

assertHSTPSDVALnUnkown_a:assertproperty(disableiff(!has_checks)

($rose(～HSTREGCSn&HSTWRn)|->## [10:11] $fell(HSTPSDVAL)));

assertHSTPSDVALnUnkown_c:coverproperty(disableiff(!has_checks)

($rose(～HSTREGCSn&HSTWRn)|-> ##[10:11]$fell(HSTPSDVAL)));

…

圖4 調試斷言的ATV窗口

(2)virtualinterface，即虛接口，是連接DUT和驗證環境接口的例化，驗證平臺通過驅動虛接口信號翻轉，把激勵施加到DUT上。

(3)driver，相當于總線功能模型(BFM)，有pull和push兩種模式。推薦采用pull模式，通過事務級TLM接口的方法發起新事務請求，并將獲得的事務轉換為接口信號的翻轉，代碼如下所示。

classhost_driverextendsuvm_driver#(host_trans) ;

foreverbegin

seq_item_port.get_next_item(req)

case(trans.kind)

REG_WR:reg_write(req) ;

REG_RD：reg_read(req);

…

(4)uvm_transaction，是驗證組件sequencer和driver之間通信時的事務載體，如該平臺host_agent中，host_trans就是事務載體，其包含了由sequence發出的讀寫類型、地址和數據，其部分代碼如下。

classhost_transextendsuvm_sequence_item；

randtrans_tkind;

randbit[15:0]addr;

randbit[31:0]data;

…

(5)Sequencer，控制sequences的產生，并把sequence激勵傳遞到driver。

(6)Sequence_lib，即包含了很多sequence的集合，sequence是事務級激勵。

(7)Monitor，用來監控接口事務，并將監控的數據廣播到覆蓋率收集組件。

(8)Coverage，主要完成功能覆蓋率統計，功能覆蓋率的實現不是自動的過程，需要對功能規范進行詳細分析，使用SystemVerilog覆蓋率語法構建覆蓋率模型結合仿真運行的一種統計過程。如下代碼是用覆蓋組進行讀寫信息收集，結合地址信息，可以判斷整個驗證過程對所有分配地址空間是否進行覆蓋。

covergrouphost_cov;

OPCODE:coverpointanalysis_txn.we{

binswrite={0};

binsread={1};

}

endgroup

2.3 驗證管理與驗證結果分析

該模塊驗證采用Mentor的VM(Verification Management)技術來管理整個驗證過程，通過驗證計劃的輸入、平臺構建和運行，驗證計劃和回歸測試后，統計功能覆蓋率、代碼覆蓋率、斷言覆蓋率的映射結果，分析優化驗證方案。通過整個過程不斷迭代，加快功能驗證的收斂，整個驗證過程具有可控性。

回歸測試1次完成后，驗證計劃與覆蓋率數據統計映射關系如圖5所示。

圖5 回歸測試后覆蓋率的映射關系

在測試項中，深色0%的驗證項是沒有執行過的，驗證管理人員可以督促驗證人員盡快進行驗證項的開發。所有驗證項運行后，顯示的所有代碼覆蓋率、功能覆蓋率統計如果達不到要求，需要驗證人員對驗證結果進行分析優化，刪除對覆蓋率沒有幫助的冗余驗證項，根據未覆蓋到的場景修改開發更多的驗證項，并可能與設計人員溝通，刪除可能存在的冗余邏輯，從而使整個驗證過程可控和快速收斂。當覆蓋率達到100%或預期覆蓋率時，驗證過程結束。

3 結束語

在驗證主機接口模塊過程中，在任意時刻都可以很容易采用圖形化界面或HTML報告的形式，回答項目管理者的問題，如“驗證進程到達哪一步了”“何時驗證可以收斂”。閉環的驗證流程增加了驗證項目的可見性，使驗證工程師和項目管理人員交流起來方便容易，進一步提高了驗證效率，降低了驗證工作的時間[1]。

[1] Bhattacharya B,Decker J,Hall G.Advanced Verification Topics[M].[s.l.]:Cadence Design Systems,Inc.,2012.

[2] May D.Process management:are you driving in the dark with faulty headlights[M].[s.l.]:[s.n.],2013.

[3] Idrissi R E.ST-Ericsson speeds time to functional verification closure with the questa verification platform[M].[s.l.]:ST-Ericsson,2012.

[4] Lam W K.Hardware design verification:simulation and formal method-based approaches[M].[s.l.]:[s.n.],2005.

[5] Processorlocal bus functional model toolkit[M].USA:IBM,2003.

[6] 韓 霞，楊洪斌，吳 悅.面向SoC的事務級驗證研究[J].計算機技術與發展，2007，17(3)：33-36.

[7] 華為技術有限公司.一個成功的百萬門級芯片驗證平臺[J].中國集成電路，2005(6)：36-43.

[8] 楊海波，田 澤，蔡葉芳，等.FC IP軟核的仿真與驗證[J].計算機技術與發展，2009,19(9):168-172.

[9] 李 哲，田 澤，張榮華.AFDX網絡交換機芯片關鍵性能驗證方法研究[C]//第十六屆計算機工程與工藝年會暨第二屆微處理器技術論壇文集.出版地不詳：出版者不詳,2012：483-486.

[10] 田 靖，田 澤.AFDX-ES SoC虛擬仿真平臺的構建與應用[J].計算機技術與發展，2010，20(8)：192-194.

[11] 郭 蒙，田 澤，蔡葉芳,等.1553B總線接口SoC驗證平臺的實現[J].航空計算技術，2008，38(6)：99-101.

[12] 吳曉成，田 澤，郭 蒙，等.AFDX交換芯片虛擬驗證關鍵技術研究[J].計算機技術與發展，2013，23(8)：177-180.

A Method of Speeding up Convergence Functional Verification Based on UVM

XU Wen-jin,TIAN Ze,WANG Shi-zhong,WANG Xuan-ming

(Key Laboratory of Aeronautics Science and Technology of Integrate Circuit and Micro-system Design,AVIC Computing Technique Research Institute,Xi’an 710068,China)

Functional verification is one of the most important steps in the IC design.With the increase of design complexity,the cost of locating defects is also raised.Many designers will be a great deal of efforts on the development of efficient verification.In this paper,a new type of closed-loop verification method based on uniform coverage is introduced,taking functional verification of the host interface module of CNI system as example,using authentication management technology based on uniform coverage,UVM verification technology,and monitoring interface timing assertions respectively from the verification plan,platform building,management and authentication results analysis,etc.The process of constructing an efficient,reusable and fast convergent verification platform is discussed in detail by combining UVM verification methodology and assertion technology.

UVM;VM;test plan;test bench;coverage

2015-08-31

2015-12-09

時間：2016-05-25

中國航空工業集團公司創新基金(2010BD63111)

徐文進(1983-)，男，工程師，研究方向為集成電路設計與驗證；田 澤，博士,研究員，中國航空工業集團首席技術專家，研究方向為SoC設計、嵌入式系統設計、VLSI設計等。

http://www.cnki.net/kcms/detail/61.1450.TP.20160525.1700.010.html

TP39

A

1673-629X(2016)06-0111-04

10.3969/j.issn.1673-629X.2016.06.024