SoC芯片中SRIO接口的FPGA驗證平臺設計驗證

曹朋朋，田 澤，趙 強，李 攀，王 泉

(西安航空計算技術研究所 集成電路與微系統設計航空科技重點實驗室，陜西 西安 710068)

SoC芯片中SRIO接口的FPGA驗證平臺設計驗證

曹朋朋，田 澤，趙 強，李 攀，王 泉

(西安航空計算技術研究所 集成電路與微系統設計航空科技重點實驗室，陜西 西安 710068)

SRIO接口基于串行包交換協議，包含SRIO接口的高性能處理器已廣泛應用于航空嵌入式系統中，SRIO高速接口功能與性能的驗證是整個系統設計的關鍵，設計可靠完備的驗證平臺對芯片SRIO接口的驗證至關重要。文中基于對RapidIO協議的理解，基于一款SoC芯片設計并搭建了FPGA驗證平臺，策劃FPGA功能驗證點，完成對SRIO核的驗證?；谖闹械尿炞C平臺可完成SRIO接口不同線速率，不同線寬，以及SRIO不同包類型的覆蓋驗證，測試內容已覆蓋SRIO協議中規定的內容。

SRIO；FPGA平臺；設計；驗證

0 引 言

隨著嵌入式系統互連技術的發展，系統對數據傳輸和處理的速率也有了越來越來高的要求，I/O子系統的性能直接關系到系統的性能[1]。Rapid IO作為新一代總線，其目標應用就是高性能嵌入式系統間的互連通信，已在航空、航天、電信、通訊等領域的嵌入式系統中得到廣泛應用，包括連接多處理器、存儲器、網絡設備等[2]。

SRIO是Serial RapidIO的簡稱，是一種高性能、低引腳數、基于包交換互連技術的高速串行的通信協議，主要作為系統內部互連，支持芯片到芯片和板到板的通信。支持SRIO的微處理器及DSP的產品越來越多，在現代高性能的SoC產品中，SRIO作為一種常用接口，與其他嵌入式系統進行通信[3]。對SRIO設備的有效、完整、可靠的測試直接決定了產品的質量。構建可復用的SRIO驗證平臺是SoC設計中值得關注的重要問題之一[4]。

文中在一款SoC芯片研發過程的基礎上，對SRIO協議進行研究，構建SRIO接口的FPGA驗證平臺，并利用SRIO主機模塊，完成了SRIO接口的驗證，達到了較理想的功能覆蓋率，有效提高了驗證效率，保證了流片前對RapidIO IP核的充分驗證[5]。構建的驗證平臺具有可重用性，并可用于芯片樣片測試時SRIO接口的測試。

1 SRIO協議概述

SRIO采用的分層體系結構使其可擴展性、模塊化以及重用機制成為可能。協議采用三層分級體系結構，分別為：邏輯層、傳輸層和物理層。其層次結構如圖1所示[6]。

圖1 SRIO分層協議

(1)邏輯層規范位于最高層，定義全部協議和包的格式，為端點器件發起和完成事務提供必要的信息。目前邏輯層已支持五種規范：存儲器映射的I/O系統、消息傳遞、全局共享存儲模式、流控制和數據流。

(2)傳輸層規范在中間層，定義了RapidIO數據傳輸的地址空間和在端點器件間傳輸包所需的路由信息，數據包從端點器件經過交換器件，根據目的器件ID到達目的端點。目前SRIO支持8位小系統的地址空間和16位的大系統地址空間。

(3)物理層規范在整個分級結構的底部,物理層描述設備級接口,明確說明報文傳輸機制、流量控制機制、電器特性和底層錯誤處理。

文中涉及的SRIO核兼容RapidIO V1.3規范，可以支持1.25 Gbps、2.5 Gbps和3.125 Gbps等信號速率。支持NWRITE、NREAD等IO邏輯操作；支持維護操作，可以實現主機對RapidIO接口的配置；支持門鈴操作，支持8位、16位設備ID的大小系統。

2 FPGA驗證平臺搭建

FPGA驗證是通過模擬SoC芯片的實際工作情況，一定程度上可以加速芯片設計驗證過程。驗證時需要考慮效率因素及驗證的全面性，同時由于驗證平臺十分昂貴，需要考慮驗證的可重用性[7]。

(1)驗證平臺。

文中基于大規模FPGA與高性能DSP處理器TMS32OC6455(或MPC8548系列處理器板)，組合構建SoC的SRIO接口驗證平臺FPGA型號選擇支持SRIO協議的Xilinx V5系列的XC5VLX330T，主機DSP或CPU板為本單位成熟的子卡，板間連接器選擇高速信號連接為SEAF的連接器以便后續兼容其他如PCIe等接口的測試，SRIO外部信號通過板間連接器連接。如圖2所示，SRIO模塊的所有代碼，除Serdes模塊單獨驗證外，IP核的所有代碼均可通過FPGA綜合實現。在FPGA驗證時，利用Xilinx FPGA的GTP模塊替代SoC芯片中的Serdes功能[8]。在FPGA測試時，SRIO使用156.25 MHz的差分時鐘可分別在1.256,2.5和3.125 6波特率進行4x、2x、1x速率SRIO接口的測試，大小系統選擇控制信號通過FPGA外部開關選擇[9]。

圖2 SRIO FPGA驗證平臺

(2)軟件驗證環境。

TMS320C6455 DSP主機驗證環境為Code Composer Studio 3.3；

MPC8641主機驗證環境基于VxWorks操作系統，調試環境為Tornado2.2；

內嵌處理器驗證環境為：Xilinx Software Development Kit( ISE12.4)。

3 SRIO測試

對SoC芯片的邏輯代碼通過ISE綜合后生成配置邏輯，通過Xilinx線纜和ISE將器件配置邏輯下載到FPGA中，通過FPGA驗證SRIO核與商用SRIO設備的兼容性[10]。

(1)包類型測試。

SRIO操作是基于請求和響應事務的，通過發起器件或主控器件產生一個請求事務，發出的請求包通過交換器件發送到目標器件[11]。目標器件于是產生一個響應事務(讀響應)返回至發起器件完成該次操作。文中涉及的SRIO的包類型如表1所示。以DSP為例，可發起表中的包類型對待測SRIO的測試，在DSP中包類型由Ftype及Ttype決定[12]。

表1 SRIO包類型定義

(2)線速率測試。

為完成SRIO不同線速率的測試，需主機測試板與FPGA邏輯的線速率相同，才能正常建立鏈路。待測SRIO邏輯的線速率通過不同的邏輯綜合實現，主機DSP的線速率通過物理層Serdes的PLL配置不同的速率，其中1G模式可在2G模式的條件下配置為半速即可。

(3)通道寬度測試。

SRIO可支持4x、1x模式，且可進行4x、1x模式的切換，1x模式可以是單獨的lane0或lane2。待測SRIO為自適應的，根據主機的不同配置，鏈路訓練成功后寬度不同。主機通過配置其端口配置寄存器完成，PORT_WIDTH字段對應1x或4x選擇，PORT_WIDTH_OVERRIDE字段配置1x時配置為單獨的lane0或lane2。

(4)中斷測試。

SRIO通過發送門鈴包實現中斷的功能，可分別測試主機到待測SRIO模塊的中斷，以及SRIO模塊到主機的門鈴中斷。中斷控制器收到門鈴中斷后，進入中斷服務程序，對門鈴信息進行判斷，門鈴信息與發送節點發送的門鈴信息一致，則測試通過。

(5)性能測試。

SRIO接口通信性能的測試，需組合SRIO三種速率，1G、2G、3.125G，以及不同的通道寬度，共六種模式下，寫性能與讀性能。

4 結束語

結合項目實際，文中構建了高速總線SRIO測試平臺。利用商用成熟SRIO完成SoC芯片中SRIO接口的互操作測試，對SRIO接口的驗證較為全面，對類似SoC芯片的開發測試具有較好的參考價值[13-14]。

[1] 王 齊.PCI Express體系結構導讀[M].北京：機械工業出版社，2010:350-362.

[2] 王玉歡，田 澤，蔡葉芳．RapidIO IP核的驗證方法研究[J]．計算機技術與發展，2011,21(7):183-185.

[3] 鄧 豹．RapidIO交換互連與配置管理研究[J]．航空計算技術，2014,44(2):124-127.

[4] 蔡葉芳，田 澤，李 攀，等.一種RapidIO IP核的設計與驗證[J]．計算機技術與發展,2014,24(10):97-100.

[5] 郭 亮，李 玲，田 澤，等．ARINC 659總線接口芯片的FPGA原型驗證[J]．計算機技術與發展，2009，19(12):240-242.

[6] 秦 明，雷 剛，閆海峰.SRIO設備互操作性測試流程及平臺構建[J]．計算機工程，2012,38(21):257-260.

[7] RapidIO Trade Association．RapidIO interconnect specification Rev.2.3[S/OL]．2012.http://www．rapidio．org．

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[9] Tundra Semiconductor Corporation.Tsi578 serial rapid IO sw-itch user manual[M].[s.l.]:Tundra Semiconductor Corporation,2008.

[10] Texas Instruments Incorporated.TMS320 C645x DSP serial RapidIO[M].[s.l.]:Texas Instruments Incorporated,2009.

[11] 孫燈亮．RapidIO測試思路和方法[J]．電子質量，2009(11):17-20.

[12] 申 敏，曹聰玲.基于SoC設計的軟硬件協同驗證技術研究[J].電子測試，2009(3)：9-12.

[13] 陳 佳，田 澤，黎小玉，等.H.264/AVC視頻編碼核基于FPGA驗證的設計與實現[J]．計算機技術與發展，2013，23(7):10-13.

[14] 韓 霞，楊洪斌，吳 悅．面向SoC的事務級驗證研究[J]．計算機技術與發展，2007,17(3)：33-36.

Design and Verification of SRIO in SoC Based on FPGA

CAO Peng-peng,TIAN Ze,ZHAO Qiang,LI Pan,WANG Quan

(Key Laboratory of Aeronautics Science and Technology of Integrate Circuit and Micro-system Design,AVIC Computing Technique Research Institute,Xi’an 710068,China)

SRIO interface is based on serial packet switch protocol.High-performance embedded CPU with SRIO interface is widely used in avionics embedded system.The verification of SRIO interface is particularly important for the design of the system.A reliable and complete verification platform for SRIO interface is very important.Based on the understanding of RapidIO protocol in this paper,a FPGA verification platform is designed and implemented based on SoC,planing functional test point and accomplishing the verification of SRIO IP core.The verification platform described in this paper can test SRIO interface with different line rates,different line width,and different package types.The content of the test has been covered by the SRIO protocol.

SRIO;FPGA platform;design;verification

2015-08-31

2015-12-09

時間：2016-05-25

航空科學基金(2015ZC51036)

曹朋朋(1984-),男,碩士,研究方向為集成電路設計;田 澤，博士,研究員，中國航空工業集團首席技術專家，研究方向為SoC設計、嵌入式系統設計、VLSI設計等。

http://www.cnki.net/kcms/detail/61.1450.TP.20160525.1700.002.html

TP39

A

1673-629X(2016)06-0183-03

10.3969/j.issn.1673-629X.2016.06.041