基于USB3.0的FPGA對線陣CCD驅動時序電路設計

黨禎　榮劍

摘要：高速線陣CCD底層驅動電路的設計是保障CCD高質量成像的必要條件。文章以TCD1209D型號線陣CCD為例，設計一種基于FPGA（EP3c16f484c8n）的高速線陣CCD驅動電路，通過VHDL語言對驅動電路進行硬件描述，使用USB3.0對信號進行傳輸，最終實現整個CCD驅動電路驅動時鐘的設計。

關鍵詞：高速CCD；FPGA；驅動電路；USB3.0；時序電路 文獻標識碼：A

中圖分類號：TH74 文章編號：1009-2374（2016）13-0015-03 DOI：10.13535/j.cnki.11-4406/n.2016.13.008

1 概述

CCD（Charge Coupled Device）電荷耦合器件是以電荷作為信號，實現電荷的存儲和轉移的圖像傳感器，因為有體積小、功耗低、靈敏度高等優點，在許多領域得到了普遍運用。其工作原理包括電荷的產生、存儲、傳輸和檢測。因為不同廠家制造的CCD，其驅動電路和驅動時序存在著不同程度的差異，導致CCD的驅動電路設計不具有統一的規范性。

常見的CCD驅動方法有單片機驅動、EPROM驅動、專用IC驅動、CPLD驅動和FPGA驅動。分析這五種驅動方法，會發現前三種驅動方式調試困難，靈活性差，頻率較低。CPLD和FPGA均具備高集成度、高速度、高可靠性和開發周期短的特色，相比較之下，FPGA的靈活性要強于CPLD器件，更適合對時序邏輯進行編寫，利用VHDL語言通過FPGA可以很好地解決高速線陣CCD時序驅動要求，并結合USB3.0的高速傳輸優勢可使CCD以高速度和高質量的狀態進行實時圖像采樣和傳輸。本文以日本TOSHIBA公司生產的TCD1209D芯片為例，分析其工作過程和對驅動時序信號的要求，并且設計驅動時序產生及采樣硬件電路，通過VHDL語言對驅動時序發生硬件電路進行了描述，基于集成在FPGA板上的USB3.0接口進行圖像數據傳輸。通過ALTIUM DESIGNERR（QUARTUS II）仿真軟件對所設計的驅動時序進行仿真。

2 TCD1209的結構與特點

TCD1209D芯片內部結構由四部分構成：第一部分是光敏二極管接受光源；第二部分是轉移柵；第三部分是CCD位移模擬寄存器；第四部分是CCD的輸出緩存器。TCD1209D外部引腳和內部結構如圖1和圖2所示。TCD1209D高速圖像傳感器最高驅動頻率為20MHz，具有5V的脈沖電壓和12V工作電壓。單列包含2048個高靈敏度像元。當有光源照射到CCD的光敏二極管上時，光電二極管中根據照射光的強弱進行相應的電荷累的存儲，經過轉移柵將電荷轉移到CCD位移模擬寄存器中，最后通過外部驅動分別將不同強弱的光所積聚的相應電荷等比地轉換成電壓信號，經放大和AD轉化最終產生表示圖像的電信號。TCD1209D線陣CCD傳感器特性：（1）像敏單元數目：2048像元；（2）像元單元大小：14μm×14μm，中心距為14μm；（3）時鐘：二相（5V）；（4）光敏區域：采用高靈敏度和低電壓的暗信號PN光電二極管。

3 TCD1209D驅動采集脈沖要求

3.1 TCD1209D驅動時序分析

該CCD驅動電路設計要實現需要在轉移信號（SH）、時鐘信號（φ1）、時鐘信號（φ2/φ2B）、復位信號（RS）、鉗信號（CP）這五路脈沖信號嚴格滿足要求下才能保障TCD1209D正常工作（見圖3）。OS作為輸出端在輸出有效像元電壓之前要先輸出13啞像元（D0-D12）和19個暗像元（D13-D31），見圖3。之后再輸出以S1到S2048作為由2048個光敏二極組成的TCD1209D的有效信號輸出，在其結束之后輸出端OS又會輸出7個啞像元和1個D39奇偶檢測信號。所以TCD1209D一個有效周期至少包含2088個Φ1的脈沖信號對其進行驅動，即2.088ms。又由于前端CCD感光器件采集到的光源信號轉化為電信號后，其電信號又要轉移到PC端作為圖像信號，期間要有一定的延時來保證信號傳輸的穩定并迎接下一個周期的到來，所以在奇偶校驗信后根據轉移所需時間繼續輸出若干個無效像元，這樣TCD1209D一個完整的工作周期結束。

TCD1209D中的RS和CP脈沖頻率最大值為20MHz，標準脈沖頻率為1MHz，綜合實際試驗結果得出在其為9MHz的時候信號強度是最理想的，一旦超過10MHz信號失真情況嚴重，故采用9MHz當作CCD的基礎時鐘信號。TCD1209D的脈沖信號為了讓CCD的輸出頻率盡可能高，達到高速掃描的目的，選用的FPGA的時鐘頻率高達100MHz，所以選取100MHz時鐘作為CCD的外部驅動時鐘源，這樣通過5分頻即可得到20MHz的RS和CP信號時鐘，同樣作為AD9945的20MHz的信號源。也使得CCD的輸出頻率達到20MHz，并選擇AD9445進行高速采樣和USB3.0進行數據傳輸。由圖4可知Φ1的脈沖寬度為t1+t2+t3+t4+t5=2600ns，積分脈沖SH的寬度為t3=1500ns。可見Φ1的脈沖信號的上升沿要比SH脈沖信號的上升沿提前t1+t2時間，且Φ1的脈沖信號的下降沿要比SH脈沖信號延遲t5+t4時間（t4=50ns，T5=200ns，見圖4）。原因是Φ1先上升預示著CCD中的模擬移位寄存器已經準備好接收光敏二極管采集到的光信號所形成的電荷。為了避免模擬移位寄存器中的電荷再次轉移到轉移柵中，將轉移柵和模擬以為寄存器機型隔離，Φ1脈沖信號較SH延時下降t4+t5時間。

3.2 CCD采樣硬件電路設計

采樣電路采用最高頻率為40MHz的AD9945作為TCD1209D的采樣芯片。因為CCD的輸出頻率為20MHz，所以設定AD9945的工作頻率為20MHz與CCD信號達到同步并進行相關的雙采樣，有效地防止了低頻噪音。在CCD輸出端加入低失真高速軌至軌輸出運算放大器SN10501，確保CCD所輸出的電信號高質量的傳輸到AD上進行轉化，如圖5所示：

3.3 電源設計

FPAGD的供電方式有兩種，分別是通過USB接口供電或者是外部鏈接5V之流電源座供電，由于FPGA外部鏈接有CCD和AD，避免燒壞USB，此硬件電路采用直流電源座供電。除此之外，對于采樣驅動電路需要提供的電壓分別為3.3V、5V和12V，所以對FPGA提供的5V電壓分別進行5Vto12V的升壓和5Vto3.3V的降壓。為了保障電源穩定供電，以FPGA上的5V電壓為基準，選取相應的升壓與降壓芯片來完成整個采樣與傳輸電路所需要的不同電壓，保證不同電壓的電源電路能夠穩定工作（見圖6和圖7）。

3.4 USB3.0傳輸

傳輸電路的設計利用集成在FPGA（EP3c16f484c8n）上的USB3.0（CYUSB3014）芯片進行對采樣數據進行傳輸。USB3.0理論上的傳輸速度能夠高達5Gbps，實際傳輸速度也能夠達到450MB/s左右，這樣的傳輸速度完全可以滿足對CCD傳感器采集到的圖像數據進行傳輸，USB3.0端和FPGA的信號傳輸過程如圖8所示。EZ-USB FX3擁有一個可以進行完全配置的可編程并行串口GPIF II，靈活性高，能夠和隨意一種處理器無縫連接。以FPGA為核心，驅動TCD1209D產生模擬量信號由AD9945轉換成數字信號后被FPGA采集到內部緩存里，然后通過GPIF接口傳給USB3.0的控制器，最后傳輸到PC機上，構成一個完整的采樣和傳輸系統（見圖9）。采集模塊CCD圖像傳感器進行采集，輸出一幀完整的圖像數據信號，當FPGA收到CCD有效圖像數據信號，之后將數據存儲到存儲模塊DDR2中。2片DDR2能夠穩定達到200MHz的速率，這個數據過程包括數據要先傳輸到FPGA中，由FPGA中的FIFO先對數據進行緩存之后DDR2再讀取FIFO中的數據，最后達到數據在DDR2中進行存儲。數據輸出是FPGA讀取DDR2中的數據，進入整個流程的輸出模塊，經過USB3.0傳送到PC機上。

3.5 時序仿真

使用Altera公司的綜合性PLD/FPGA開發軟件Quartus II內置的仿真器對設計的TCD1209D的驅動時序電路進行時序仿真，結果如圖10所示：

4 結語

基于USB3.0的高速傳輸和FPGA的高集成度和編程靈活度，結合VHDL語言設計一款對高速CCD圖像采集傳輸的驅動電路。通過仿真和試驗結果證明，本文設計的基于USB3.0高速傳輸和FPGA高靈活度可編程平臺結合VHDL語言的線陣TCD1209D的驅動時序發生電路是可行的。由于FPGA的編程靈活度高，此設計對其他型號的CCD時序驅動電路設計有一定的參考性，針對不同型號的CCD對FPGA中VHDL程序進行修改，就能夠實現對線陣CCD驅動電路的設計。

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作者簡介：黨禎（1990-），男，吉林梅河口人，西南林業大學計算機與信息學院在讀碩士，研究方向：林業信息工程；榮劍（1973-），男，四川蓬溪人，西南林業大學計算機與信息學院副教授，碩士，研究方向：信息系統集成。

（責任編輯：黃銀芳）