高性能25～30 GHz 6位單片數控衰減器

張　博， 趙　晶， 張　晗, 李金蕾

(西安郵電大學 電子工程學院，陜西 西安 710121)

高性能25～30 GHz 6位單片數控衰減器

張博， 趙晶， 張晗, 李金蕾

(西安郵電大學 電子工程學院，陜西 西安 710121)

摘要:采用0.15 μm 砷化鎵贗配高電子遷移率晶體管工藝，設計一款高性能25～30 GHz 6位單片數控衰減器芯片。電路采用6個基本衰減單元級聯結構，通過控制不同衰減位導通狀態組合形成64個衰減狀態，給出在衰減電阻上并聯的衰減結構。仿真結果表明，所設計的數控衰減器具有0.5 dB的衰減步進和31.5 dB的最大衰減范圍；插入損耗小于5.7 dB，回波損耗優于-10 dB；所有狀態衰減精度小于+0.5 dB，附加相移小于-6.0°，衰減幅度均方根誤差小于0.21 dB，芯片尺寸為2.0 mm×1.0 mm，可提高衰減精度。

關鍵詞:數字衰減器；高精度；砷化鎵；贗配高電子遷移率晶體管

微波單片集成電路(MicrowaveMonolithicIntegratedCircuit，MMIC)數字衰減器[1]主要用于控制電路傳輸功率增益的設定和控制，已被廣泛應用在相控陣雷達、移動通信系統及智能掃描天線中。數字衰減器是組成相控陣雷達的收發組件[2-3](T/R組件)中的核心部件，它的性能好壞直接影響到整個相控陣雷達的工作性能。將單片微波技術和衰減器相結合，高性能、超寬帶、穩定性好的小型化MMIC數字衰減器成為了微波技術領域的研究熱點和發展方向。

數字衰減器作為相控陣收發的關鍵部件，對衰減器的性能有很高的要求。低插入損耗衰減器[4-5]在參考狀態下損耗較小，可以減小系統中能量損耗和對通道固有增益的影響；低插入相移衰減器[6-7]傳輸相移恒定，能夠為系統省去幅度校準和相位校準所需要的復雜額外電路，降低了系統成本，提高了電路可靠性；高線性度衰減器[8]對信號的非線性度誤差較小，保證電路工作在線性區，抑制信號干擾從而保證信號正常傳輸。上述設計中均忽略了衰減精度這一指標，準確的衰減值是數字衰減器最為重要的性能指標。

本文擬采用0.15μm砷化鎵贗配高電子遷移率晶體管工藝(GaAsPHEMT)，并基于ADS設計平臺，采用GaAsPHEMT開關電路模型，給出一種提高衰減精度的并聯電容衰減結構。

1數字衰減器基本理論

1.1GaAs PHEMT 開關電路模型

有源和無源器件的建模是單片集成電路設計的基礎，尤其是有源器件的電特性機理和模型特點，對單片集成電路設計十分重要。在數字衰減器中，PHEMT管芯作為開關控制器件，通過柵極電壓控制源極和漏極間的阻抗變換，實現開關的導通與關斷。源級和漏極分別是輸入和輸出端。開關PHEMT的柵寬不同，其電路模型參數也不同。根據電性能優化的需求確定最佳柵寬，不同柵寬模型參數的比例縮放系數是實現電路性能優化的前提之一。圖1為PHEMT管芯等效電路模型。

圖1　PHEMT管芯等效電路模型

根據PHEMT管芯結構可得到各元件值與柵寬的關系[9]為

Ron=ron/WCon=con×WCons=Cond=cons×W

Roff=roff/WCoff=coff×WCoffs=Coffd=coffs×W

當PHEMT管芯具有源漏對稱結構時，有

Cons=CondCoffs=Coffd

ron、roff、con、coff分別表示柵極導通態和關斷態下本征電阻比例縮放參數和本征電容比例縮放參數，Ron和Roff分別表示柵極導通態和關斷態下的本征電阻，Con和Coff分別表示柵極導通態和關斷態下的本征電容，cons、coffs、cond、coffd分別表示管芯源級和漏極導通態和關斷態下電容比例縮放參數，W表示柵寬。

1.2衰減器電路拓撲結構

數字衰減器常用的電路拓撲結構為T型和π型衰減器。對于固定衰減值，選擇合適的拓撲結構，通過改變電路中電阻阻值實現衰減。圖2是衰減器拓撲結構。

T型衰減結構簡單，芯片占用面積小，是一種適用于小衰減值衰減結構,但T型結構兩端的回波損耗偏大，很難達到匹配，對級聯影響較大。相比較T型結構，π型結構兩端的回波損耗優良，可以提供很大的衰減量，同時可以實現帶內最大的平坦度。但π型結構的插入損耗和附加相移偏大[10-12]。

(a) T型衰減器拓撲結構

(b) π型衰減器拓撲結構

1.36位衰減器工作原理

6位數字衰減器由6個基本衰減位0.5dB、1dB、2dB、4dB、8dB、16dB通過級聯夠成整體電路。利用數字編程控制開關PHEMT的柵極電壓來實現對開關導通和關斷的切換，從而控制單個衰減器的導通和截止，組合形成不同的衰減狀態，輸出不同的衰減量。

對每一個衰減位的設計，高精度的衰減量和良好的端口駐波性直接決定了整體電路的性能。將6個基本衰減位依據駐波特性交叉排列，減小因為相鄰兩個衰減位駐波不理想造成的衰減精度、回波損耗和附加相移等性能的相互影響。圖3為六位數字衰減器的結構框圖。

圖36位數字衰減器的結構

2電路芯片設計與優化

基于ADS軟件設計平臺，采用MOMENTUM聯合仿真優化法，對6個基本衰減單元進行設計優化，電路設計和優化中采用性能冗余優化策略[13]，以保證較高的成品率。

對于0.5dB和1dB小衰減位的設計，傳輸線對通過信號的衰減與電阻衰減相近，可以用傳輸線代替電阻，采用簡化的T型衰減網絡，獲得較小的插入損耗和芯片面積。對于2dB和4dB中等衰減位的設計，采用T型拓撲結構。對于8dB衰減位來說，PHEMT的寄生電容和與分流相關的電感限制了高頻部分的衰減平坦度，隨著頻率的升高，衰減量會下降。采用π型拓撲結構，實現較大的衰減量和帶內最大平坦度。對于16dB衰減位來說，為了滿足衰減精度和芯片面積的要求，同樣選用π型拓撲結構。相比較8dB衰減位，16dB衰減位的寄生電容和分流電感對衰減平坦度的影響也更加明顯。因此，提出一種并聯電容的結構將高頻部分衰減量拉高，實現帶內的平坦，從而提高衰減精度，如圖4所示。圖5為并聯電容對衰減量的影響。

圖4　改進的并聯電容衰減結構

圖5　并聯電容對衰減量的影響

為了提高寬帶范圍內的隔離度，采用兩個PHEMT串聯結構。圖6為6位數字衰減器的原理圖。

圖6　6位數字衰減器原理

在電路版圖設計過程中，為了減小芯片尺寸，降低芯片生產制造成本，應在滿足設計規則的前提下，對版圖進行合理布局，避免高密度布局布線引起元件間的耦合。圖7為6位衰減器版圖。芯片中共有10個電壓控制端焊盤，當控制端電壓為0.5V，PHEMT導通，控制端電壓為-2V，PHEMT截止。通過控制端電壓的不同組合(見真值表1)實現64個衰減狀態。

圖7　6位數字衰減器版圖設計

衰減狀態焊盤編號12345678910參考態01010100100.5dB01010110101dB01011100102dB00010101104dB01000100118dB110100001016dB011101000031.5dB1010101101

3電路電磁仿真結果

采用0.15μmGaAsPHEMT圓片工藝線制作25～30GHz6位單片數字衰減器芯片。電磁(Electromagneticsimulation，EM)仿真結果如圖8所示。表2為所設計的衰減器與Hittite、TRIQUINT同類商用芯片以及文獻[11]中所設計的衰減器性能比較。

(a) 64個衰減狀態衰減特性

(b) 主要衰減狀態衰減精度

(c) 主要衰減狀態附加相移

(d) 插入損耗和幅度RMS

參量HittiteTRIQUINT文獻[11]本設計頻段/GHz26.5～3318～30DC-4025～30最大衰減/dB3115.52331.5步進/位/dB/bit1/50.5/51/50.5/6衰減精度/dB<±1<±1.5<+1.3<+0.5插入損耗/dB≤-6.5≤-4.2≤-8≤-5.7幅度RMS/dBN/A0.9N/A<0.21回波損耗/dB<-12<9<-15<-10插入相移/(°)≤80≤33N/A<-6.0芯片尺寸/mm22.410.9444.482.00

與同類衰減器性能指標比較表明，所設計的數字衰減器衰減精度高，插入損耗、插入相移[14-17]相對較低，且芯片面積較小。

4結束語

設計了一款25～30GHz6位單片數字衰減器芯片，采用0.15μmPHEMT圓片工藝進行芯片的設計和流片。芯片衰減步進為0.5dB，具有31.5dB最大衰減范圍，插入損耗小于5.7dB，回波損耗優于-10dB；所有狀態衰減精度小于+0.5dB，附加相移為小于-6.0°，衰減幅度均方根誤差小于0.21dB，芯片尺寸為2.0mm×1.0mm。結果表明，給出的衰減結構提高了衰減精度，該芯片衰減精度高，且插入損耗和附加相移相對較低，芯片面積小。

參考文獻

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[責任編輯：祝劍]

Ahighperformance25～30GHz6-bitMMICdigitalattenuator

ZHANGBo，ZHAOJing，ZHANGHan,LIJinlei

(SchoolofElectronicEngineering，Xi’anUniversityofPostsandTelecommunications，Xi’an710121，China)

Abstract:A 25～30 GHz 6-bit MMIC digital attenuator with 0.15 μm GaAs PHEMT process is proposed, which is composed of six main attenuation units. by controlling the states of different attenuation units it can get all 64 attenuation states. To enhance the attenuation accuracy, a structure using capacitor in parallel is presented as well. Simulation results show that, this digital attenuation has 0.5 dB resolution and 31.5 dB dynamic attenuation rage, the insertion loss is less than 5.7 dB while the return loss is better than -10 dB over all states and the entire frequency range, its accuracy is less than 0.5 dB while the insertion phase shift is less than -6.0°, besides, RMS attenuation error is less than 0.21 dB while the chip size is 2.0 mm×1.0 mm, so, a presented structure using capacitor in parallel can enhance the attenuation accuracy greatly.

Keywords:digital attenuator，high accuracy，GaAs，PHEMT

doi:10.13682/j.issn.2095-6533.2016.02.012

收稿日期：2015-07-02

基金項目：國家自然科學基金資助項目(61201044)

作者簡介：張博(1983-)，男，博士，副教授，從事射頻模擬集成電路設計研究。E-mail:zhangbo@xupt.edu.cn 趙晶(1990-)，女，碩士研究生，研究方向為射頻集成電路設計。E-mail:760104060@qq.com

中圖分類號：TN715

文獻標識碼：A

文章編號：2095-6533(2016)02-0063-05