基于RTD可編程邏輯門的數字電路3層網絡綜合算法

姚茂群, 楊　凱, 許聰源, 沈繼忠

(1. 杭州師范大學 國際服務工程學院, 浙江 杭州 311121； 2. 浙江大學 信息與電子工程學院， 浙江 杭州 310027)

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基于RTD可編程邏輯門的數字電路3層網絡綜合算法

姚茂群1, 楊凱1, 許聰源2, 沈繼忠2

(1. 杭州師范大學 國際服務工程學院, 浙江 杭州 311121； 2. 浙江大學 信息與電子工程學院， 浙江 杭州 310027)

隨著集成電路的不斷發展，CMOS器件的工藝逐漸達到其物理設計極限，研究新器件和新設計方法成為集成電路繼續發展的必經之路. 閾值邏輯門因具有強大的邏輯功能而備受關注，共振隧穿二極管(RTD)因其負阻特性在設計閾值邏輯門時更具優勢. 由于閾值邏輯門與二進制神經元模型有相似之處，因此可用神經網絡模型實現邏輯函數，從而為電路設計提供新的思路. 對基于RTD可編程邏輯門的3層網絡算法中的隱層綜合算法進行了改進，提出采用漢明距離最大優先覆蓋的方法對真向量進行覆蓋，從而提高了真向量的覆蓋效率，減少了隱層函數個數，并采用真假向量標記的方法簡化了隱層綜合算法.提出的算法比原隱層綜合算法簡單，進一步簡化了基于RTD可編程邏輯門實現n變量函數的電路.

閾值邏輯門；RTD可編程邏輯門；綜合算法

Journal of Zhejiang University(Science Edition), 2016,43(5):567-572,579

隨著集成電路的不斷發展，互補金屬氧化物半導體CMOS制造工藝逐漸逼近其物理極限，為了使集成電路繼續按照摩爾定律發展下去，研究新器件和新設計方法成為必經之路[1-2]. 共振隧穿器件(resonant tunneling devices，RTD)比CMOS器件擁有更優秀的性能和特性，具有負內阻、高頻高速、自鎖、低功耗以及實現功能豐富等特點[3-4]. 閾值邏輯門因具有強大的邏輯功能且獨自構成完備集而備受關注，而用RTD器件設計閾值邏輯門更具優勢[5-6]. 由于閾值邏輯門與人工神經網絡中的二進制神經元模型有相似之處，可用神經網絡模型實現邏輯函數，文獻[7-9]提出用二進制神經網絡實現邏輯函數的計算，然而這些算法得到的閾值函數輸入權值和閾值取值范圍非常大，不利于硬件電路的實現. 文獻[10]提出一種基于RTD的新的可編程邏輯門電路RTD-PLG(RTD-programmable logic gate)，并且提出了基于RTD-PLG的函數綜合算法. 雖然用RTD可編程邏輯門RTD-PLG可實現任意n變量函數，但其綜合算法存在算法效率低、運算速度慢、設計的電路相對復雜等不足[10-11]. 針對以上問題，本文提出新的3層網絡綜合算法，為RTD可編程邏輯門RTD-PLG實現n變量邏輯函數提供更優的綜合算法，并可簡化電路.

1　RTD可編程邏輯門和3層網絡

1.1RTD可編程邏輯門

文獻[10]設計了一種RTD可編程邏輯門RTD-PLG，可用于實現任意n變量邏輯函數.此電路由MOBILE結構[12]和2n個輸入分支構成，其中n個輸入分支與驅動RTD并聯，稱為正輸入端，另外n個輸入分支與負載RTD并聯，稱為負輸入端. 其電路圖及符號如圖1所示，輸入輸出關系可表示為：

(1)

圖1　RTD可編程邏輯門Fig.1　Universal threshold logic gate

1.23層網絡結構

人工神經網絡中的二進制前向神經網絡由輸入層、隱層和輸出層[13]3層結構組成，如圖2所示. 文獻[10]用此結構實現任意n變量邏輯函數，輸入層電路由二輸入RTD-PLG組成，用以對輸入信號進行整形，確保經過這層的所有輸出時序一致；隱層電路由多個RTD-PLG組成，實現函數所需的邏輯功能；輸出層電路由1個RTD-PLG組成，用來處理隱層輸出，得到最后的輸出結果.

圖2　3層網絡結構Fig.2　Structure of three layers network

1.33層網絡綜合算法中的定理與概念

1.3.1真假向量

x1x2x3000111100110111000

圖33變量函數的卡諾圖

Fig.3Karnaugh map of three-variable function

1.3.2漢明距離

2個輸入向量之間相異輸入變量的個數稱為漢明距離，記為dj[14]. 圖3所示函數中，向量X0=(0,0,0)和X2=(0,1,0)的漢明距離為d1=1，向量X2=(0,1,0)和X4=(1,0,0)的漢明距離為d2=2.

1.3.3覆蓋

選擇一個輸入向量，與其漢明距離小于等于d(0≤d≤n)的所有輸入向量(包括所選擇的輸入向量)稱為被此向量以漢明距離d所覆蓋. 圖3函數中，向量X0=(0,0,0)，以漢明距離1進行覆蓋，覆蓋的向量有X0=(0,0,0)，X1=(0,0,1)，X2=(0,1,0)，X4=(1,0,0).

定理1[14]選擇一個真向量Xi作為核心向量，如果滿足與其漢明距離小于等于d(0≤d≤n)的所有輸入向量均為真向量，那么這些向量(包括核心向量)可以表示為f(X)=1,當w1x1+w2x2+…+wnxn≥T.

(2)

其中，ωi為權值，T為閾值，可由下式得到：

(3)

1.3.4抑制向量

將某些假向量暫時看作真向量，從而使部分真向量滿足定理1，這些假向量稱為抑制向量[14].

2　改進的3層網絡算法

3層網絡算法中最主要的為隱層算法，通過尋找核心向量和確定漢明距離，最終覆蓋所有的真向量，并使用抑制向量糾正在覆蓋過程中覆蓋的假向量，以實現所需的邏輯功能. 文獻[10]提出的基于RTD-PLG的3層網絡綜合算法已很好地覆蓋了所有真向量，不足之處在于：(1)在選擇了核心向量或者抑制向量后，采用以漢明距離從小到大的覆蓋方法對真向量進行覆蓋，使得覆蓋真向量的速度較慢，從而降低了算法效率. (2)當使用抑制向量糾正在覆蓋真向量的過程中同時被覆蓋的假向量時，選擇的抑制向量數量過多，導致隱層函數數量也過多.

文獻[10]用HSPICE對電路的正確性進行了仿真論證，本文對其隱層綜合算法做了改進，提出了新的3層網絡綜合算法. 為使算法表述更統一，本文綜合了核心向量與抑制向量的概念，消除了核心向量為真向量的約束. 為提高算法的效率，在選擇了核心向量后，采用以漢明距離從大到小的覆蓋方法對真向量進行覆蓋，即選取離核心向量最遠的真向量的漢明距離作為初始距離對真向量進行覆蓋，并采用可重疊覆蓋方式選擇核心向量，即核心向量可重復選擇，相同的核心向量以不同的漢明距離分別對真向量進行覆蓋. 為方便閱讀，算法中變量符號定義如下：

n：函數的變量數.

Xi：函數的第i個輸入向量.

tagi：輸入向量Xi的真假標記.

hi：記錄每個tagi被修改的次數.

dj：第j次覆蓋的漢明距離.

rj：第j次覆蓋后，被覆蓋的tagi=1的向量個數.

wj：第j次覆蓋后，被覆蓋的tagi=0的向量個數.

fi：核心向量Xi所對應的隱層函數.

ki：核心向量Xi所對應的隱層函數的權值.

改進的基于RTD-PLG的3層網絡綜合算法步驟：

步驟1標記待綜合實現的n變量函數所有輸入向量Xi，若為真向量，則標記tagi=1，若為假向量，則tagi=0. 每個標記對應1個修改次數參量hi=0.

步驟3計算核心向量Xi覆蓋的向量中tagi=1和tagi=0的向量個數rj和wj，若rj

步驟4修改核心向量Xi所覆蓋的所有向量的tagi：若被覆蓋的向量為真向量，則修改其標記tagi=0，若被覆蓋的向量為假向量，則修改其標記tagi=1.

步驟5對所有修改過標記的向量所對應的hi進行加1計數.

步驟6重復步驟2至5，直到所有輸入向量的標記tagi=0為止.

步驟7所有被確定的核心向量Xi所對應的隱層函數fi，可由式(2)和(3)計算得到.

步驟8最終的輸出層函數則為

例1中函數f的卡諾圖如圖4所示，用新的3層網絡綜合算法實現，步驟如下：

x3x4x1x2 00011110001010010001111110100101

圖4例1函數f的卡諾圖

Fig.4Karnaugh map of example 1

步驟1標記所有輸入向量.

步驟3修改被覆蓋的向量的標記，tagi=0(i=0,3,6,9,12,13,15),tagi=1(i=1,4,5,7). 對所有修改的標記進行加1計數，hi=1(i=0,1,3,4,5,6,7,9,12,13,15).

步驟4以漢明距離d=2重新搜索所有輸入向量，因無法確定核心向量，所以漢明距離減1，即以漢明距離d2=1對所有輸入向量進行搜索，發現假向量X5=(0,1,0,1)覆蓋的向量中tagi=1的個數最多，為4個，分別為X1=(0,0,0,1)，X4=(0,1,0,0)，X5=(0,1,0,1)，X7=(0,1,1,1)，同時X5=(0,1,0,1)也覆蓋了1個向量X13=(1,1,0,1). 因為3>1，所以可再次確定X5=(0,1,0,1)為核心向量. X5=(0,1,0,1)所對應的標記修改次數h5=1為奇數，則對應的隱層函數權值k2=-1.

步驟5修改被覆蓋的向量的標記，tagi=1(i=13)，tagi=0(i=1,4,5,7). 對所有修改的標記進行加1計數，hi=2(i=1,4,5,7,13).

步驟6以漢明距離d=1重新搜索所有輸入向量，因無法確定核心向量，所以漢明距離再減1，即以漢明距離d3=0，確定真向量X13=(1,1,0,1)和X10=(1,0,1,0)為核心向量，所對應的標記修改次數h13=2，為偶數，h10=0，也為偶數，則對應的輸出函數權值k3=1和k4=1.

步驟7修改標記后所有的向量標記tagi=0，根據式(2)和(3)可得對應的隱層函數為：

f1(X)=1,-x1+x2-x3+x4≥0.

(4)

f2(X)=1,-x1+x2-x3+x4≥1.

(5)

f3(X)=1,x1+x2-x3+x4≥3.

(6)

f4(X)=1,x1-x2+x3-x4≥2.

(7)

步驟8輸出層函數為

(8)

總共經過4次搜索，選擇了4個核心向量完成所有真向量的覆蓋，依次覆蓋真向量的個數為7和1，得到4個隱層函數. 根據式(1)和式(4)～(8)以及圖2所示結構，用RTD-PLG實現例1函數f的電路如圖5(a)所示，其中用了5個RTD-PLG門. 而文獻[10]的算法則選擇X13=(1,1,0,1)為核心向量，以漢明距離d1=1對真向量進行覆蓋，一次只能覆蓋4個真向量，同時覆蓋了1個假向量X5=(0,1,0,1)，選擇X5=(0,1,0,1)作為抑制向

圖5　例1函數f基于RTD-PLG的電路實現Fig.5　RTD-PLG implementation of example 1

量修正假向量X5=(0,1,0,1)，再選擇X0=(0,0,0,0)，X3=(0,0,1,1)，X6=(0,1,1,0)和X10=(1,0,1,0)為核心向量，以漢明距離都為0覆蓋剩下的真向量，選擇了5個核心向量和1個抑制向量，總共經過6次搜索完成所有真向量的覆蓋，覆蓋真向量的個數依次為4，1，1，1和1，得到6個隱層函數，用RTD-PLG實現例1函數f的電路圖如圖5(b)所示，用了7個RTD-PLG門. 2種算法都沒有計算輸入層的4個二輸入RTD-PLG構成的整形電路，本文算法比文獻[10]算法少用了2個RTD-PLG門，電路更簡單.

函數f的卡諾圖如圖6所示，用新的3層網絡綜合算法實現，步驟如下：

x1x2x2x300011110001010110001111010100100

圖6例2函數f的卡諾圖

Fig.6Karnaugh map of example 2

步驟1以漢明距離d1=2搜索所有輸入向量，確定X5=(0,1,0,1)為核心向量，被覆蓋的向量中，6個向量的tagi=1(i=0,3,6,9,12,15)，5個向量的tagi=0(i=1,4,5,7,13). X5=(0,1,0,1)所對應的標記修改次數h5=0，為偶數，則對應的隱層函數權值k1=1.

步驟2修改被覆蓋的向量的標記，tagi=0(i=0,3,6,9,12,15)，tagi=1(i=1,4,5,7,13). 對所有修改的標記進行加1計數，hi=1(i=0,1,3,4,5,6,7,9,12,13,15).

步驟3以漢明距離d2=1搜索所有輸入向量，再次確定X5=(0,1,0,1)為核心向量，被覆蓋的向量中，5個向量的tagi=1(i=1,4,5,7,13)，無tagi=0向量. X5=(0,1,0,1)所對應的標記修改次數h5=1，為奇數，則對應的隱層函數權值k2=-1.

步驟4修改標記后所有的向量標記tagi=0，根據式(2)和(3)，可得對應的隱層函數為：

f1(X)=1,-x1+x2-x3+x4≥0.

(9)

f2(X)=1,-x1+x2-x3+x4≥1.

(10)

步驟5輸出層函數為

(11)

例2函數總共經過2次搜索，選擇了2個核心向量完成所有真向量的覆蓋，并一次覆蓋了所有的真向量，得到2個隱層函數. 根據式(1)和式(9)～(11)以及圖2所示結構，用RTD-PLG實現例2函數f的電路，只需要3個RTD-PLG門. 文獻[10]算法選擇了2個核心向量和4個抑制向量，總共經過6次搜索完成了所有真向量的覆蓋，覆蓋真向量的個數依次為3和3，得到6個隱層函數，需要7個RTD-PLG門實現此函數. 同樣2種算法都沒有計算輸入層電路，本文算法比文獻[10]算法少用了4個RTD-PLG門，實現的電路更簡單.

研究發現，若函數f以某一輸入向量為核心向量，真向量和假向量分別圍繞此核心向量以不同的漢明距離分布，滿足這種分布的函數用新的3層網絡綜合算法實現最為簡單，觀察例2函數f后發現，以輸入向量X=(0,1,0,1)為核心向量，真向量以漢明距離d=2圍繞核心向量分布，假向量以漢明距離d=1圍繞核心向量分布.例2函數正好滿足此分布，因此電路特別簡單.

例3使用RTD-PLG電路實現5變量偶校驗函數.

例3的5變量偶校驗函數卡諾圖如圖7所示，用新的3層網絡綜合算法，其實現步驟如下：

x3x4x5x1x2 0000010110101101111011000001010101011010101011010101011010101010

圖7例3的5變量偶校驗函數卡諾圖

Fig.7Karnaugh map of example 3 with 5 variables

步驟1以漢明距離d1=3搜索所有輸出向量，確定X30=(1,1,1,1,0)為核心向量，被覆蓋的向量中，12個向量的tagi=1(i=2,7,11,13,14,19,21,22,25,26,28,31)，8個向量的tagi=0(i=6,10,15,18,23,27,29,30).X30=(1,1,1,1,0)所對應的標記修改次數h30=0為偶數，則對應的隱層函數權值k1=1.

步驟2修改被覆蓋的向量的標記，tagi=0(i=2,7,11,13,14,19,21,22,25,26,28,31)，tagi=1(i=6,10,15,18,23,27,29,30). 對所有修改的標記進行加1計數，hi=1(i=2,6,7,10,11,13,14,15,18,19,21,22,23,25,26,27,28,29,30,31).

步驟3以漢明距離d2=2搜索所有輸入向量，再次確定X30=(1,1,1,1,0)為核心向量，被覆蓋的向量中，8個向量的tagi=1(i=6,10,15,18,23,27,29,30)，4個向量的tagi=0(i=14,22,26,31). X30=(1,1,1,1,0)所對應的標記修改次數h30=1為奇數，則對應的隱層函數權值k2=-1.

步驟4修改被覆蓋的向量的標記，tagi=0(i=6,10,15,18,23,27,29,30)，tagi=1(i=14,22,26,31). 對所有修改的標記進行加1計數，hi=2(i=6,10,14,15,18,22,23,26,27,29,30,31).

步驟5以漢明距離d3=1搜索所有輸入向量，再次確定X30=(1,1,1,1,0)為核心向量，被覆蓋的向量中，4個向量的tagi=1(i=14,22,26,31)，1個向量的tagi=0(i=30)，同時確定X0=(0,0,0,0,0)也為核心向量，被覆蓋的向量中，4個向量的tagi=1(i=1,4,8,16)，1個向量的tagi=0(i=0). X30=(1,1,1,1,0)所對應的標記修改次數h30=2為偶數，則對應的隱層函數權值k3=1，X0=(0,0,0,0,0)所對應的標記修改次數h0=0為偶數，則對應的隱層函數權值k4=1.

步驟6修改被覆蓋向量的標記，tagi=0(i=14,22,26,31)，tagi=1(i=30)，tagi=0(i=1,4,8,16)，tagi=1(i=0). 對所有修改的標記進行加1計數，hi=3(i=14,22,26,30,31)，hi=1(i=0,4,8,16).

步驟7以漢明距離d4=0搜索所有輸入向量，再次確定X30=(1,1,1,1,0)和X0=(0,0,0,0,0)為核心向量，對應的隱層函數權值為k5=-1和k6=-1.

步驟8修改標記后的所有向量的標記為tagi=0，根據式(2)和(3)可得對應的隱層函數：

f1(X)=1,x1+x2+x3+x4-x5≥1.

(12)

f2(X)=1,x1+x2+x3+x4-x5≥2.

(13)

f3(X)=1,x1+x2+x3+x4-x5≥3.

(14)f4(X)=1,-x1-x2-x3-x4-x5≥-1.

(15)

f5(X)=1,x1+x2+x3+x4-x5≥4.

(16)

f6(X)=1,-x1-x2-x3-x4-x5≥0.

(17)

步驟9輸出層函數為

(18)

例3函數總共經過6次搜索，選取了6個核心向量完成所有真向量的覆蓋，覆蓋真向量的個數依次為12和4，得到6個隱層函數，根據式(1)和式(12)～(18)以及圖2所示結構，用RTD-PLG實現例3的5變量偶校驗函數的電路，需要7個RTD-PLG門. 文獻[10]的算法選取了4個核心向量和4個抑制向量，經過8次搜索完成所有真向量的覆蓋，覆蓋真向量的個數依次為4，4，4和4，得到8個隱層函數，需要9個RTD-PLG門.2種算法都沒有計算輸入層電路，本文算法比文獻[10]算法少用2個RTD-PLG門，電路更簡單.

采用漢明距離最大優先覆蓋的方法，以每次覆蓋盡可能多的真向量為原則，加快了覆蓋真向量的速度，從而減少了搜索的步驟和選擇核心向量的次數，并且在實現相同函數時減少了隱層函數的個數，因此，使用RTD-PLG實現n變量函數的電路更簡單. 因新算法只利用漢明距離對所要實現的函數進行搜索覆蓋，沒有多余步驟，所以算法相對簡單，并能保證電路設計的正確性.

3　結　論

提出了一種基于RTD可編程邏輯門的新3層網絡綜合算法，此算法省去了抑制向量的概念，消除了核心向量必須為真向量的限制，使其表述更統一；采用漢明距離最大優先覆蓋的方法，提高了真向量覆蓋的速度以及算法的搜索覆蓋效率；通過減少核心向量的數量，從而減少了隱層函數的個數，使設計的電路更簡單. 本文算法運用了真假標記的方法對所有輸入向量進行處理，只需要做重復的搜索覆蓋工作，算法更簡單，利于計算機編程實現. 研究發現，當函數以某一輸入向量為核心向量，真假向量分別以不同的漢明距離圍繞核心向量分布時，用本文算法實現n變量函數，算法效率最高、電路設計最簡單. 新的3層網絡綜合算法在計算效率和綜合結果兩方面都較原算法優良，為用RTD可編程邏輯門實現n變量函數提供了更好的方法，使基于RTD-PLG設計的邏輯電路更簡單.

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Three-layers network synthesis algorithm of digital circuits based on RTD programmable logic gates.

YAO Maoqun1, YANG Kai1, XU Congyuan2, SHEN Jizhong2

(1.InstituteofServiceEngineering,HangzhouNormalUniversity,Hangzhou311121,China; 2.CollegeofInformationScience&ElectronicEngineering,ZhejiangUniversity,Hangzhou310027,China)

With the development of integrated circuit, the CMOS technology will face some fundamental physical limittations. The new devices and new design methods thus become very important to the further development of integrated circuit industry. Threshold logic gate has been paid too much attention because of its powerful logic function, and the resonant tunneling diode (RTD) appears to be more suitable for designing the threshold logic gate because of its negative resistance characteristics. As the threshold logic gate and binary neuron model have similar structure, neural network model can be used to implement the logic functions, leading to a new idea for circuit design. In this paper, we improve the hidden layer algorithm of three layers network algorithm based on the RTD programmable logic gate, and propose a method which adopts the biggest distance of Hamming distance in preference to cover the true vector. Our method can improve the coverage efficiency of the true vector, and reduce the number of the hidden layer function. Meanwhile, we use the mark of true vector and false vector to simplify the algorithm. Compared to the original algorithm, the proposed algorithm is concise, and can simplify the circuit of the RTD programmable logic gate to implement thenvariable function.

threshold logic gate; RTD programmable logic gate; synthesis algorithm

2015-04-07.

國家自然科學基金資助項目( 61271124，61471314)；浙江省自然科學基金資助項目 (LY15F010011).

姚茂群(1967-)，ORCID:http://orcid.org/0000-0001-6484-4972,女，博士，教授，主要從事數字集成電路與系統、嵌入式系統與應用研究,E-mail：yaomaoqun@163.com.

10.3785/j.issn.1008-9497.2016.05.013

TN 47

A

1008-9497(2016)05-567-06