基于FPGA的電磁閥控制設(shè)計(jì)與研究*

劉興俊，楊玉華，賈興中

（1.中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，太原030051；2.中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原030051）

基于FPGA的電磁閥控制設(shè)計(jì)與研究*

劉興俊1，楊玉華2*，賈興中1

（1.中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，太原030051；2.中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原030051）

針對(duì)航空飛行器在飛行試驗(yàn)中需要精確控制滾控發(fā)動(dòng)機(jī)電磁閥的難題，從電磁閥自身特點(diǎn)入手，設(shè)計(jì)了控制硬件電路并建立電磁閥門硬件電路滅弧電路響應(yīng)時(shí)間模型，成功卸載60.5 V反向大電壓，詳細(xì)分析影響電磁閥的時(shí)間因素，同時(shí)也提出了基于FPGA的電磁閥可配置脈沖的實(shí)現(xiàn)方式。目前，該電磁閥控制設(shè)計(jì)已成功應(yīng)用于地面發(fā)動(dòng)機(jī)測(cè)試設(shè)備，具有較好的實(shí)時(shí)性、安全性和時(shí)間響應(yīng)性能。

FPGA；電磁閥控制；滅弧電路；反向大電壓

在航空飛行器姿態(tài)調(diào)整及控制中，主要通過滾控發(fā)動(dòng)機(jī)來配置并調(diào)節(jié)飛行器的轉(zhuǎn)動(dòng)姿態(tài)。航空飛行器在飛行試驗(yàn)中測(cè)試設(shè)備需要不斷地控制滾控發(fā)動(dòng)機(jī)切換電磁閥，而電磁閥是一種感性負(fù)載設(shè)備，當(dāng)切斷電磁閥驅(qū)動(dòng)電路時(shí)不能立刻釋放電磁閥，因此對(duì)其實(shí)施精確控制是地面發(fā)動(dòng)機(jī)測(cè)試設(shè)備的關(guān)鍵難題，同時(shí)，在電磁活門釋放瞬間驅(qū)動(dòng)電路中產(chǎn)生的反向大電壓如何卸載而不造成影響也是面臨的難題。本文在硬件上采用繼電器、續(xù)流二極管和壓敏電阻組合實(shí)現(xiàn)了電磁閥驅(qū)動(dòng)和高達(dá)60.5 V反向大電壓的卸載，建立了滅弧電路的RL零輸入模型，在控制邏輯上提出了基于FPGA的可調(diào)制脈沖波形的控邏輯。

1　方案設(shè)計(jì)

電磁閥控制包括手動(dòng)控制及自動(dòng)控制兩種模式。電磁閥驅(qū)動(dòng)電路主要由兩路功率驅(qū)動(dòng)模塊、固態(tài)繼電器、限流電阻及手動(dòng)控制開關(guān)等模塊組成，電磁閥控制硬件驅(qū)動(dòng)電路原理如圖1。

圖1　電磁閥控制硬件驅(qū)動(dòng)電路原理圖

左右電磁閥的驅(qū)動(dòng)電源采用外接15 V～45 V可調(diào)恒壓源，可以自動(dòng)調(diào)節(jié)外接輸入直流電源以滿足電磁閥動(dòng)作所需的電壓拉偏要求。電磁閥在上位機(jī)控制驅(qū)動(dòng)過程中產(chǎn)生的各種信號(hào)參數(shù)（活門電壓、電流及供電電源電壓）以及活門到位等開關(guān)量信號(hào)通過采集模塊采樣后上傳至上位機(jī)實(shí)時(shí)顯示。

2　硬件電路設(shè)計(jì)

2.1電磁閥實(shí)時(shí)精確控制

基于對(duì)雙極電磁閥機(jī)理的分析，本設(shè)計(jì)采用以下3種措施最大限度地減小電磁閥的響應(yīng)時(shí)間。

（1）采用繼電器模塊

高速響應(yīng)特性是電磁閥驅(qū)動(dòng)設(shè)計(jì)應(yīng)考慮的重要指標(biāo)，因此在本設(shè)計(jì)中采用固態(tài)繼電器模塊來控制大電流。固態(tài)繼電器是一種無觸點(diǎn)開關(guān)，具有較高的響應(yīng)速度，導(dǎo)通關(guān)斷時(shí)間為2 μs～500 μs，驅(qū)動(dòng)電流高達(dá)40 A，且具有導(dǎo)通電阻小（0.1 Ω左右）等優(yōu)點(diǎn)［1］。因此，在電磁閥驅(qū)動(dòng)電路中采用繼電器來控制活門高速動(dòng)作能有效縮短電磁閥到位信號(hào)的響應(yīng)時(shí)間。本設(shè)計(jì)中，同時(shí)對(duì)兩個(gè)電磁活門執(zhí)行交替動(dòng)作，兩個(gè)控制端需要相同的特性參數(shù)（導(dǎo)通時(shí)間、關(guān)斷時(shí)間及導(dǎo)通電壓相近）以保證相應(yīng)上位機(jī)可調(diào)制脈沖一致。因此，通過對(duì)同一批次固態(tài)繼電器做高低溫篩選實(shí)驗(yàn)，選出特性參數(shù)相同的繼電器。

（2）采用高頻大電流二極管作為續(xù)流二極管

高頻大電流二極管作為續(xù)流二極管，能夠迅速釋放存儲(chǔ)在電感線圈中的能量，從而使電磁閥的吸力迅速減小，降低電磁閥響應(yīng)時(shí)間［2］。

（3）采用提前控制機(jī)制由于電磁閥是感性負(fù)載，切斷活門驅(qū)動(dòng)電流瞬間并不能立刻釋放電磁閥，有一定滯后時(shí)間。因此，可以按照設(shè)定的電磁閥控制周期，合理地減小電磁閥的吸和時(shí)間，使得減少的時(shí)間能夠補(bǔ)償電磁活門的滯后時(shí)間。因此，采用提前控制的方法能夠有效地提高電磁閥的響應(yīng)時(shí)間，又不影響地面發(fā)動(dòng)機(jī)測(cè)控設(shè)備的整體正常工作。

2.2硬件電路采樣電阻參數(shù)設(shè)置

為實(shí)現(xiàn)對(duì)電磁活門的實(shí)時(shí)精確控制，首先要最大程度地減少電磁閥在復(fù)雜電磁環(huán)境中因干擾信號(hào)而引起的抖動(dòng)現(xiàn)象，然后需減小電磁閥的響應(yīng)時(shí)間，從而精確控制左右活門的高速切換。電磁閥控制驅(qū)動(dòng)過程中產(chǎn)生的各種信號(hào)參數(shù)（活門電壓、電流及供電電源電壓、電磁活門到位信號(hào)）都需要實(shí)時(shí)通過采樣電阻進(jìn)行轉(zhuǎn)換采樣后實(shí)時(shí)顯示并存儲(chǔ)在FLASH中。

在圖2中，電磁閥正常工作電壓為+28 V，測(cè)試時(shí)要求拉偏電壓為±3 V，工作電流不大于20 A，電磁閥線圈電阻為3.5 Ω～5.5 Ω。RX是采樣電阻，同時(shí)也具有限流作用。連接電磁閥電纜直徑為0.5 mm2（AFR-200，阻抗為42 Ω/km）［3］。在圖2中，通過配置RX的大小來調(diào)整驅(qū)動(dòng)電流，取值算法如表1所示。

圖2　電磁閥驅(qū)動(dòng)電路示意圖

單向20 m電纜為雙點(diǎn)雙線電纜，阻抗為0.42Ω雙向阻抗為0.84 Ω。當(dāng)電磁閥兩端電壓為25 V時(shí)，電磁閥阻抗為3.5 Ω～5.5 Ω，則指令電壓最小為31.1 V，最大電壓為34.6 V；當(dāng)電磁閥兩端電壓為31 V時(shí)，電磁閥阻抗為3.5 Ω～5.5 Ω，則指令電壓最小電壓為38.6 V，最大電壓為42.9 V。因此為保證流經(jīng)電磁閥電流不至于過大，綜合考慮以上各種情況選定限流電阻為0.5 Ω。

表1　電磁閥控制回路限流電阻及指令電壓設(shè)計(jì)列表

由表1可知，為了確保電磁閥兩端電壓滿足（28± 3）V，并適應(yīng)不同阻抗的電磁閥門，直流電源可上調(diào)上限設(shè)置為43 V，即能確保電磁閥拉偏試驗(yàn)正常進(jìn)行。

2.3電磁閥滅弧電路等效模型

經(jīng)測(cè)量，該地面發(fā)動(dòng)機(jī)測(cè)試設(shè)備所控制的電磁閥阻抗大小為5.2 Ω，感抗大小為1.7 H。當(dāng)固態(tài)繼電器閉合時(shí)，電磁閥直接由外接35 V驅(qū)動(dòng)。當(dāng)電磁閥斷開瞬間，電磁閥因具有感性特點(diǎn)，仍保持原有負(fù)載電流，與原驅(qū)動(dòng)電路形成RL零輸入相應(yīng)電路，等效回路如圖3［4-5］。

圖3　電磁閥滅弧電路等效原理圖

在固態(tài)繼電器由閉合到斷開過程中，具有初始電磁閥電流I0和等效電阻R（電阻R1，R3及電磁閥內(nèi)阻）相連，并構(gòu)成一個(gè)串聯(lián)閉合回路。根據(jù)KVL（基爾霍夫電壓定律）得：

由UR=Ri，UL=Ldi/dt，代入等式（1）得出電路的微分方程為：

根據(jù)等式（2），可以得出一階齊次微分方程的通解為

則電磁閥兩端電壓為：

因此根據(jù)（4）得出電磁閥兩端卸載電壓隨時(shí)間變化的曲線圖如圖4所示。

圖4　電磁閥滅弧電路零輸入響應(yīng)曲線和實(shí)測(cè)反向電壓卸載曲線

由上圖電磁閥斷開瞬間可知，等效電路的響應(yīng)時(shí)間t與電磁閥電感L和等效內(nèi)阻R有關(guān)，其中響應(yīng)時(shí)間t為

根據(jù)上述分析，將已知等效電阻R=105.7 Ω（R1= 100 Ω，R3=0.5 Ω，電磁閥內(nèi)阻為5.2 Ω）感抗為1.7 H，代入式（5）得到電磁閥左右兩端響應(yīng)時(shí)間t約為16.083 ms。初始電磁閥電流但根據(jù)等式（4）閉合瞬間固態(tài)繼電器反向端電壓最小值高達(dá)60.5 V，如此高的反向電壓對(duì)負(fù)載及繼電器都會(huì)產(chǎn)生不可避免的影響。

由上述分析可知，為盡量縮短電磁閥響應(yīng)時(shí)間，必須增大等效電阻R，但是電阻R值并非能無限增大。在增大電阻后，繼電器后級(jí)反向電壓會(huì)增大從而會(huì)反向擊穿繼電器。在本設(shè)計(jì)中，根據(jù)繼電器反向耐壓值，選定電磁閥泄流R1的阻值為100 Ω。同時(shí)為避免繼電器反向電壓過大，采用兩種方法為電磁閥過載電流提供卸載回路。如圖5所示，電磁閥控制硬件電路原理圖。第一種在電磁閥驅(qū)動(dòng)電路中通過選用電解電容E5，E8來吸收瞬間浪涌電壓；選用壓敏電阻YM1、YM2，以卸載反向過載電壓。

圖5　電磁閥控制硬件電路

3　電磁閥可調(diào)制脈沖邏輯設(shè)計(jì)

電磁閥可調(diào)制脈沖邏輯要具備以下幾個(gè)特點(diǎn)：發(fā)送控制指令和數(shù)據(jù)；為實(shí)現(xiàn)電磁閥實(shí)時(shí)可控，需要發(fā)送實(shí)時(shí)控制指令和波形數(shù)據(jù)指令；讀取電磁閥傳感器數(shù)據(jù)；上位機(jī)需要實(shí)時(shí)監(jiān)測(cè)并顯示電磁閥在動(dòng)作過程中的到位信息；實(shí)現(xiàn)數(shù)據(jù)鏈路校驗(yàn)機(jī)制。由于整個(gè)系統(tǒng)的功能復(fù)雜，波形參數(shù)、控制參數(shù)、時(shí)間參數(shù)及關(guān)鍵指令參數(shù)均需要通過USB接口實(shí)現(xiàn)數(shù)據(jù)傳輸，因此上位機(jī)還需要監(jiān)測(cè)返回的狀態(tài)碼，校驗(yàn)數(shù)據(jù)或者指令是否發(fā)送成功。

實(shí)現(xiàn)如此復(fù)雜的協(xié)議，不僅需要保證數(shù)據(jù)既定的傳輸速度，并且在傳輸過程中不能出現(xiàn)指令丟失和數(shù)據(jù)丟包的情況。因此，本測(cè)量控制裝置采用USB master主控方式，把USB協(xié)議芯片Cy7C68013做主機(jī)FPGA做從機(jī)，整個(gè)動(dòng)作均由USB協(xié)議芯片發(fā)起，F(xiàn)PGA只負(fù)責(zé)解析USB下發(fā)的指令［6］。在FP?GA內(nèi)部開辟了一個(gè)2 kbyte容量的FIFO，滿足波形數(shù)據(jù)及波形控制指令的完整下發(fā)。同時(shí)在FPGA端外接大容量外置FIFO，保證USB突發(fā)數(shù)據(jù)高速傳輸時(shí)數(shù)據(jù)完整性［7-8］。

3.1FPGA邏輯實(shí)現(xiàn)

3.1.1FPGA波形及指令識(shí)別

上位機(jī)通過USB總線下發(fā)波形數(shù)據(jù)數(shù)字量及波形控制指令數(shù)字量，F(xiàn)PGA對(duì)下發(fā)的2 byte數(shù)據(jù)的高字節(jié)進(jìn)行識(shí)別，并將識(shí)別的波形數(shù)據(jù)及波形控制指令分別存儲(chǔ)。FPGA內(nèi)部分配兩個(gè)內(nèi)置512 byte RAM模塊，第1個(gè)RAM模塊為波形數(shù)據(jù)RAM，用來存儲(chǔ)波形數(shù)據(jù)數(shù)字量。第2個(gè)RAM模塊為波形控制指令RAM，用來存儲(chǔ)波形控制指令數(shù)字量。

FPGA根據(jù)波形數(shù)據(jù)個(gè)數(shù)及波形控制指令條數(shù)分配RAM地址，最后校驗(yàn)波形數(shù)據(jù)和波形控制指令是否正確并返回狀態(tài)，具體配置流程如圖6所示。

圖6　波形數(shù)據(jù)及控制指令數(shù)據(jù)配置流程

對(duì)于波形數(shù)據(jù)數(shù)字量，F(xiàn)PGA對(duì)USB下發(fā)的每?jī)蒪yte數(shù)據(jù)，首先判斷高byte是否為“0x01”，接著判斷后面的2 byte有效數(shù)據(jù)是否為“FOCA”，如果正確的話，獲取波形數(shù)據(jù)容量M。在波形RAM中分配M大小的空間，將USB下發(fā)的數(shù)據(jù)以字（WORD）為單位存儲(chǔ)，并按照RAM中存儲(chǔ)的地址分配各自波形索引值。待全部波形數(shù)據(jù)在波形RAM中登記完畢后，通過USB最后下發(fā)的兩字節(jié)數(shù)據(jù)校驗(yàn)下發(fā)波形數(shù)據(jù)是否正確。

對(duì)于波形控制指令數(shù)字量，F(xiàn)PGA首先判斷高byte是否為“0x02”，接著判斷后面的2 byte有效數(shù)據(jù)是否為“F0CB”，如果正確的話，獲取波形控制指令數(shù)據(jù)容量N。在波形RAM中分配N大小空間，將USB下發(fā)的數(shù)據(jù)以字為單位存儲(chǔ)，并按照RAM分配控制指令索引值。帶全部控制指令在波形RAM中登記完畢后，通過USB最后下發(fā)的兩byte數(shù)據(jù)校驗(yàn)下發(fā)控制指令數(shù)據(jù)是否正確。

3.1.2可調(diào)制脈沖的實(shí)現(xiàn)

主控制器FPGA等待配置波形數(shù)據(jù)RAM和波形控制指令RAM完成后，主控制器先從波形控制指令RAM中讀取第一個(gè)控制命令字，根據(jù)先前的協(xié)議解析控制指令字高byte以確定單波形循環(huán)（“0F”為單循環(huán)控制指令）還是多波形循環(huán)（“F0”為多循環(huán)控制字），接著獲取需要循環(huán)波形數(shù)據(jù)相對(duì)應(yīng)的索引值和波形循環(huán)總次數(shù)。根據(jù)獲取的波形索引值，從波形數(shù)據(jù)RAM中依次讀取波形高低電平值，并驅(qū)動(dòng)電磁活門，同時(shí)記錄判斷循環(huán)次數(shù)是都達(dá)到設(shè)定的波形循環(huán)次數(shù)。等待完成這次波形后，再次從波形控制指令RAM中讀取下一條波形控制指令，并根據(jù)波形指令依次從波形數(shù)據(jù)RAM中獲取波形信息，并驅(qū)動(dòng)電磁活門，具體流程如圖7所示。

圖7　主控制器FPGA識(shí)別并執(zhí)行波形驅(qū)動(dòng)流程圖

4　實(shí)驗(yàn)結(jié)果

地面發(fā)動(dòng)機(jī)測(cè)控設(shè)備最大可調(diào)至脈寬可設(shè)置為65 535 ms，最小可調(diào)制脈寬可設(shè)置為1 ms。上位機(jī)配置4種電磁活門波形參數(shù)，單周期分別為100 ms、200 ms、400 ms、600 ms、占空比為50%的波形數(shù)據(jù)。波形控制指令設(shè)置為波形1單循環(huán)5次、波形2單循環(huán)10次、波形3單循環(huán)15次、波形4單循環(huán)20次，對(duì)波形1～波形4全部大循環(huán)3次；隨后繼續(xù)將波形3單循環(huán)5次，波形5單循環(huán)10次，對(duì)波形3和5全部大循環(huán)5次。詳細(xì)波形數(shù)據(jù)設(shè)置及波形指令設(shè)置如圖8所示。

圖8　電磁活門波形參數(shù)及循環(huán)設(shè)置

通過備份采集裝置測(cè)量出電磁活門動(dòng)作如圖9所示（截取3個(gè)大循環(huán)波形）。通過放大單個(gè)大循環(huán)波形測(cè)量各個(gè)波形參數(shù)，實(shí)現(xiàn)了單波形的多次循環(huán)，多個(gè)單波形的多次嵌套大循環(huán)，可調(diào)制脈沖波形循環(huán)不受波形設(shè)置前后順序的影響，可以任意設(shè)置順序，完全符合上位機(jī)波形參數(shù)的設(shè)置。

圖9　波形大循環(huán)示意圖

圖10　波形1-4共3個(gè)循環(huán)監(jiān)測(cè)示意圖

5　總結(jié)

本文深入地分析了電磁閥控制的硬件電路原理和可調(diào)制脈沖波形實(shí)現(xiàn)的設(shè)計(jì)思路，對(duì)電磁閥精確控制原理框圖建立了滅弧電路RL零輸入響應(yīng)模型。電磁閥的控制硬件電路可以保證電磁閥的高速切換，可以卸載高達(dá)60.5V反向大電壓，通過續(xù)流二極管和阻容的組合消除對(duì)驅(qū)動(dòng)控制電路造成的影響。在基于FPGA的控制邏輯上實(shí)現(xiàn)了可調(diào)制脈沖波形的控制，成功解決了電磁閥精確控制的難題。

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劉興俊（1989-），男，漢族，山西太原人，中北大學(xué)碩士研究生，研究方向?yàn)殡娐放c系統(tǒng)，1185889308@qq.com；

楊玉華（1977-），女，漢族，山西太原人，副教授，碩士生導(dǎo)師，研究方向?yàn)閿?shù)據(jù)采集、數(shù)字信號(hào)及功能轉(zhuǎn)換材料，yangyuhua@nuc.edu.cn。

Solenoid Valve Control Design and Research Based on FPGA*

LIU Xingjun1，YANG Yuhua2*，JIA Xingzhong1
（1.National Key Laboratory for Electronic Measurement Technology，North University，Taiyuan 030051，China；2.Dynamic Testing Laboratory Instrument Science and the Ministry of Education，North University，Taiyuan 030051，China）

For aviation aircraft in the flight test，the precise control of the engine roller solenoid valve requires.Start?ing from its own characteristics solenoid valve control hardware circuit design，an interrupter arc response time mod?el of the solenoid valve hardware circuit is established，reverse large voltage 60.5 V successfully uninstalled，and the time factor of the solenoid valve analyzed.Based on FPGA implementations，solenoid valve can be configured by pulse matches method.Currently，the solenoid valve control design scheme has been successfully used in ground engine test equipment.It has a good real-time，security，and time response.

FPGA；solenoid valve control；interrupter circuit；reverse large voltage

TP301.6

A

1005-9490（2016）02-0392-06

EEACC：5180F10.3969/j.issn.1005-9490.2016.02.030

項(xiàng)目來源：國(guó)家自然科學(xué)基金項(xiàng)目（51275492）

2015-05-27修改日期：2015-06-25