Flash存儲器并行耐久測試方法

羅　軍，王小強，蔡志剛，孫　宇，呂宏峰

（工業和信息化部電子第五研究所，廣東 廣州 510610）

Flash存儲器并行耐久測試方法

羅軍，王小強，蔡志剛，孫宇，呂宏峰

（工業和信息化部電子第五研究所，廣東 廣州 510610）

傳統閃存（Flash）芯片耐久測試需要對整塊芯片按扇區串行進行擦寫測試，測試時間長、效率低、成本高，不利于其批量耐久測試和產業化發展。該文基于“資源換速度”的思想提出一種高效的Flash存儲器并行耐久測試方法，通過對多片Flash芯片并行進行擦寫測試，對不同芯片擦寫不同扇區來提升其耐久測試效率，并進一步對耐久測試Flash芯片的不同扇區等效性進行分析，對等效性需要滿足的條件和要求進行探討。實驗結果表明：并行耐久測試能有效縮短測試時間，其效率提升程度與并行測試的芯片數量成正比，加速測試結果與理論曲線符合較好。

閃存；存儲壽命；耐久測試；扇區等效性；并行測試

0　引　言

隨著移動存儲技術的快速發展和移動存儲市場的不斷擴大，Flash存儲器的市場需求快速增長［1］。由于具有低成本、高密度、掉電不丟失、便攜、可靠等優點，其在移動產品中獲得了廣泛的應用［2-3］。隨著大規模集成電路工藝的進步，Flash存儲器的質量可靠性成為影響其大量應用的關鍵因素［4］。為保障芯片在全壽命期間能夠穩定可靠地工作，Flash存儲器在出廠前需要進行全面細致的測試；其中，耐久測試為保障Flash存儲器芯片擦寫次數滿足壽命周期要求的重要途徑。

為了使耐久測試的流程規范化，國外早在20世紀70年代就發布了用于評價非易失性存儲器編程/擦除耐久和數據保持試驗的方法。在2010年版的MIL-STD-883H《微電子器件試驗方法標準》中就包含了編號為1033的耐久壽命試驗方法［5］。目前國內比較通用的方法是采用固態電子技術協會（joint electronic engineering council，JEDEC）2011年版的JESD22-A117C《電可擦除可編程只讀存儲器（EEPROM）編程/擦除耐久和數據保持應力試驗》［6］，該標準規定了用于耐久和保持試驗的要求，然而并沒有詳細說明對非易失性存儲器進行耐久和保持試驗的效率提升方法。由于Flash存儲器只能將存儲單元內的數據從“1”寫為“0”，而不能從“0”寫為“1”，故在對Flash存儲器進行寫入之前需要將整個扇區或整個存儲器芯片的數據擦除，這是一個非常耗時的過程；因此，在對Flash存儲器進行耐久測試的時候，為了達到全壽命周期（如10萬次擦寫次數）的測試要求，迫切需要開發高效的耐久測試技術。

近年來，Flash存儲器測試的研究熱點主要集中在測試算法的優化改進方面。如張曦等［7］針對Flash存儲器的直流及漏極干擾，在Mohammand失效模型的基礎上提出了一個更優的測試算法。高劍等［8］在詳細分析Flash存儲器結構和測試原理基礎上提出了一種比傳統棋盤格測試更高效的算法。王續朝等［9］通過對大規模數字集成電路測試系統的算法圖形功能進行改善，研究了適應于地址復用型Flash存儲器的測試技術。然而，上述研究主要通過Flash存儲器測試算法的優化和改進來提升其測試效率，而較少關注Flash存儲器測試流程的優化和改進。

“資源換速度”的思想在集成電路設計中獲得了廣泛的應用［10-11］，通過消耗更多的芯片資源可以大大提高系統的速度，增加吞吐量。通過引入這一思想，本文提出了一種高效的Flash存儲器并行耐久測試方法。傳統上為了驗證Flash存儲器芯片是否能夠達到預期壽命，通常采用串行的順序對多片Flash芯片依次進行所有扇區的耐久測試，測試效率低。本文提出的方法基于同批次的Flash存儲器芯片，分別對不同芯片的不同扇區同時進行耐久測試，對傳統耐久測試流程進行了改進，從而提升了測試效率、降低了成本。

1　Flash存儲器耐久失效機理及測試標準

Flash存儲器是一類重要的非易失性存儲器（nonvolatile memory，NVM），其耐久測試失效［12］主要由以下方面引起：

1）隧道氧化層擊穿

隧道氧化層的性能可以在工藝可靠性中的隧道氧化層擊穿電荷（Qbd）測試中來反應，編程一定次數后，隨著隧道氧化層缺陷的增加、Qbd的逼近，最后導致氧化層崩潰而無法實現編程和擦寫。

2）電荷俘獲

電荷俘獲為編程操作時電荷被氧化層俘獲。這些俘獲的電荷改變了注入電場，也改變了輸入和輸出浮柵的電荷數量。這將導致閾值電壓在高低電平間差異變小，從而可能不被感應電路判別出來，導致失效。

3）隧道薄氧化層

氧化層中的缺陷在高電場的作用下將會導致氧化層漏電，是限制NVM器件耐久失效的主要原因。當氧化層的總面積隨存儲器密度增加而增加時，單個存儲器單元失效的概率也在增加。而氧化層中缺陷密度主要取決于工藝條件，并隨著先進工藝技術的使用而降低。

Flash存儲器的耐久測試方法依賴于國際通用測試標準JESD22-A117《電可擦除可編程只讀存儲器（EEPROM）編程/擦除耐久和數據保持應力試驗》。2011年JESD22-A117C正式發布，其中規定了對耐久和保持試驗程序的要求，如間歇時間、試驗應力、試驗內容方法等，可適用于從晶圓級到器件級的產品。JESD22-A117C中規定不必對存儲器中所有的存儲單元進行擦寫耐久試驗，只需要滿足用戶認可的循環模式、電壓、溫度和頻率，以便縮短試驗時間。然而從用戶的角度來看，對存儲器中所有的扇區進行耐久試驗更有利于對其質量可靠性的控制，而傳統的耐久測試方法具有測試時間長等局限，不利于耐久測試效率的提升。

2　Flash存儲器耐久測試流程

Flash存儲器的耐久測試表征了其反復存儲、擦除數據的能力。耐久特性表現于存儲器的閾值電壓區間，它與編程次數有密切的關系。隨著編程次數的增加，存儲器的閾值電壓區間逐漸變小直至失效。傳統的Flash存儲器耐久測試流程包含設定擦寫次數、啟動耐久測試、測試結束記錄測試結果等過程。由于對Flash芯片進行寫入之前要進行擦除操作，故對Flash芯片進行擦寫是一個非常耗時的過程。如對典型的一塊包含32個扇區的Flash芯片，完成10萬次擦寫測試需要高達10h，如果要做大量的Flash存儲器耐久測試，時間的耗費將會更長。因此，如何提升Flash芯片耐久測試的效率是一個影響其發展的關鍵問題。

本文通過引入“資源換速度”思想，將多片Flash芯片的不同扇區同時進行耐久測試來提升其測試效率，縮短測試時間。改進的Flash存儲器耐久測試流程如圖1所示，通過采用多片Flash芯片并行耐久測試來實現效率的提升。圖中共有M片Flash芯片，每片Flash芯片包含N個扇區（M≤N），通過選擇M片Flash芯片中的M個扇區同時進行耐久測試，從而達到并行測試的目的。其中，M可以根據實際需要選擇，它表征了Flash芯片中不同扇區的并行測試程度，是一個可以反映效率提升程度的數值。理論上，M值越大，Flash芯片耐久測試效率越高，同時使用的Flash芯片個數也越多。

3　Flash存儲器耐久測試扇區等效性

在Flash存儲器的并行耐久測試中，需要對不同Flash存儲器的不同扇區同時進行耐久測試以便提升測試效率，并以此耐久測試結果來表征單片Flash存儲器的耐久能力，前提條件是保證多片Flash存儲器芯片的質量一致性。由于待測Flash存儲器是同一個批次并且經過質量檢測和篩選，因此Flash芯片的質量一致性在實驗中是默認得到有效保障的。文中通過對不同Flash芯片中的不同扇區進行耐久測試來表明同一批次中的Flash存儲器芯片的不同扇區在耐久測試中具有等效性，從而進一步說明對多片Flash芯片的不同扇區進行耐久測試可以等效成單片Flash芯片所有扇區的耐久測試。圖2展示了多通道Flash芯片耐久測試試驗裝置，擁有12個并行通道和LED顯示器，可以實時顯示各個通道中Flash芯片的測試狀態。

圖1　改進的Flash存儲器耐久測試流程

圖2　Flash芯片并行耐久試驗裝置

耐久測試步驟如下：首先將測試主板、Flash轉接板準備好，調節直流穩壓電源到9V輸出，連接電源，確保測試通路正常。準備受試器件（DUT）配置文件（CFG文件），在硬件系統上電后，個人計算機（PC）啟動耐久測試客戶端軟件，設定DUT信息和定時信息，打開串口，然后進行Flash存儲器的耐久測試。

實驗從同一批次的Flash存儲器中隨機選擇了4片Flash芯片，然后從每片Flash芯片中隨機選擇16個扇區來對每個扇區單獨進行耐久測試，得到64個耐久測試數據，如圖3所示。從圖中可以看出同一批次芯片不同扇區之間的耐久擦寫次數（壽命）具有一定的差異性，但這種差異的范圍是可以得到有效控制的，這表明同一批次中不同芯片的扇區的擦寫壽命是可控的，其可控性可以進一步從圖4和圖5中的數據中分析得出。

圖3　Flash芯片不同扇區下擦寫次數統計

圖4對圖3中不同Flash存儲器芯片不同扇區的耐久擦寫次數進行了統計，并給出了不同函數的擬合曲線。從圖中可以看出Logistic分布在耐久擦寫次數的中心部分具有最大的權重，這說明相比Weibull和Lognormal函數，Logistic函數具有最好的擬合，更能夠反映出Flash存儲器耐久擦寫次數的統計特性。

圖4　Flash芯片不同扇區擦寫次數統計及概率分布

圖5給出了Flash存儲器芯片擦寫次數統計及其0.99置信區間，從圖中可以看出Logistic分布曲線基本上落入0.99置信區間的范圍。因此，結合圖3～圖5的分析，可以發現在Flash存儲器芯片扇區的全壽命耐久擦寫測試中，Logistic分布相比Weibull和Lognormal分布能夠更好地表征Flash芯片中扇區的擦寫次數統計特性，而且Logistic分布曲線基本能夠滿足Flash芯片中扇區的擦寫次數統計0.99置信區間的概率分布要求，在此情況下可以認為同批次不同扇區的Flash存儲器芯片滿足扇區等效性的要求。

圖5　Flash芯片不同扇區擦寫次數統計及置信區間

4　Flash存儲器耐久測試效率分析

通過耐久測試分析不同并行程度下耐久測試的加速效果，耐久測試流程如圖1所示，圖中M的大小表明了Flash芯片耐久測試的并行程度（M越大，則并行程度越高，測試效率提升越大）。圖6展示了不同并行程度下的Flash芯片擦寫耗時，圖中柱狀矩形是在不同M值下的實際耐久測試耗費時間，藍實線是實際的擬合耗時曲線，而紅虛線則是根據理論得到的加速曲線（理論上M每增加一倍，效率提升一倍）。從圖中可以看出隨著并行程度（M）的增加，Flash芯片耐久測試效率明顯提升，有效縮短了測試時間。同時可以發現測試擬合耗時與理論加速曲線基本吻合，他們之間差異形成的原因主要是由耐久測試流程中預處理和后處理的相關操作造成的。因此，文中提出的Flash存儲器并行耐久測試方法可以有效的降低測試時間，提升測試效率。

圖6　不同并行程度下的Flash芯片擦寫耗時對比

5　結束語

本文針對傳統Flash存儲器耐久測試耗時長、成本高等不足，引入“資源換速度”的設計思想，改進了傳統耐久測試流程，提出了并行耐久測試方法。通過實驗分析了Flash存儲器芯片的扇區等效性，為其并行耐久測試需要滿足的條件和前提進行了積極的分析和探索。文中提出的Flash芯片并行耐久測試方法有效的降低了Flash存儲器芯片的耐久擦寫測試耗時，提升了耐久測試效率，并且可以根據實際情況調整并行程度，具有較大的靈活性和適應性，可以為其他非易失性存儲器芯片的高效耐久測試提供指導和借鑒。

［1］鄭文靜，李明強，舒繼武.Flash存儲技術［J］.計算機研究與發展，2010，47（4）：716-726.

［2］RAJSUMANR.Designandtestof large embedded memories：an overview［J］.IEEE Des Test Comput，2001，18（3）：16-27.

［3］吳東坡.Flash存儲器技術與應用［J］.微電子學與計算機，1998（6）：55-56.

［4］潘立陽，朱鈞.Flash存儲器技術與發展［J］.微電子學，2002，32（1）：1-5.

［5］李錕，張秋.EEPROM耐久和數據保持試驗方法標準分析［J］.信息技術與標準化，2012（4）：62-66.

［6］Electrically erasable programmable ROM（EEPROM）prog ram/eraseenduranceanddataretentionstresstest：JESD22-A117C［EB/OL］.JEDEC Solid State Technology Association，2011-12-20.http：∥www.jedec.org/standardsdocuments/results/JESD22-A117.

［7］張曦，朱一杰，俞軍.一種優化的Flash存儲器測試算法［J］.微電子學與計算機，2004，21（5）：121-123.

［8］高劍，郭士瑞，蔣常斌.Flash存儲器的測試方法［J］.電子測量技術，2008，31（7）：117-120.

［9］王續朝.地址數據復用型Flash存儲器測試技術研究［J］.電子測試，2012（10）：17-22.

［10］LUO J，HUANG Q J，CHANG S，et al.High throughput cholesky decomposition based on FPGA［C］∥Proceedings of International Congress on Image and Signal Processing，2013（11）：1644-1648.

［11］LUO J，HUANG Q J，Chang S，et al.Compact beamformer design with high frame rate for ultrasound imaging［J］.Sensors&Transducers，2014，168（4）：237-242.

［12］SEIICHI A，RIICHIRO S，GERTJAN H，et al.Reliability issues of Flash memory cells［J］.Proceedings of the IEEE，1993，81（5）：776-788.

（編輯：莫婕）

Parallel endurance testing method for Flash memories

LUO Jun，WANG Xiaoqiang，CAI Zhigang，SUN Yu，Lü Hongfeng
（CEPREI，Guangzhou，510610，China）

Traditionally，the endurance test of Flash chips is unsuitable for massive production of Flash memories because its sector-by-sector serial procedure is time consuming，inefficient and uneconomical.To promote the test efficiency，a parallel method has been proposed in this paper by using of multi-sectors of different Flash chips at the same time.It has been derived from the idea of tradeoff between resource usage and speedup.Experimental results show that the speed of endurance test is accelerated and the degree of efficiency promotion is in direct proportion to the number of Flash chips.The test results tally with the theoretical results.

Flash；memory lifetime；endurance test；equivalence of sectors；parallel test

A

1674-5124（2016）05-0024-04

10.11857/j.issn.1674-5124.2016.05.005

2015-11-20；

2015-12-29

羅軍（1986-），男，湖南衡南縣人，工程師，博士，主要從事元器件檢測、信號處理等相關工作。