一種超低功耗的低壓差線性穩壓器環路補償方法

劉晨,來新泉,鐘龍杰,楊偉

(1.西安電子科技大學CAD研究所,710071,西安;2.空軍工程大學防空反導學院,710051,西安)

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一種超低功耗的低壓差線性穩壓器環路補償方法

劉晨1,2,來新泉1,鐘龍杰1,楊偉1

(1.西安電子科技大學CAD研究所,710071,西安;2.空軍工程大學防空反導學院,710051,西安)

針對低壓差線性穩壓器(LDO)電路設計中為改善環路補償的穩定性增加電流緩沖電路而帶來額外功耗的問題,提出一種嵌入式LDO環路補償方法。該方法在原LDO的誤差放大器模塊中,嵌入一個由晶體管和電容組成的電流緩沖電路,該結構與誤差放大器的共源共柵輸出級共用晶體管,由于整體電路中不增加新元器件,因此消除了引入緩沖電路所帶來的額外功耗。仿真實驗驗證了加入電流緩沖電路后系統環路穩定性能得到了改善。采用聯華電子公司0.5 μm 5 V的CMOS工藝線在LDO中進行了投片驗證,實測芯片靜態功耗電流僅為50 μA,當輸入電壓從3 V跳變到5 V時,輸出電壓的上沖與下沖都小于15 mV,負載電阻從18 kΩ跳變到9 Ω時,輸出電壓的最大變化小于20 mV。投片測試結果表明,該補償方法可在提高系統環路穩定性的同時消除額外功耗。

集成電路設計;環路補償;嵌入式結構;電流緩沖技術

在常用的低壓差線性穩壓器(LDO)設計中,為了提高轉換效率,輸出大負載電流,功率管需要具有較大的尺寸,但大尺寸必然會引入大電容,產生低頻極點,影響環路穩定性[1]。

目前,環路穩定性的補償方法大體分為兩類:等效串聯電阻(ESR)低頻零點補償[2-3]和密勒補償[4-6]。其中,ESR低頻零點補償利用輸出電容與其等效串聯電阻形成一個低頻零點,來抵消一個非主極點的附加相移,從而達到環路穩定性的要求。但是,在單位增益帶寬內,要想獲得精確的零極點對消是一件比較困難的事[2],而且當輸出電容較大(如微法級),輸出電流發生較大的階躍性跳變時,輸出電容的ESR會導致較大的輸出過沖電壓[3]。密勒補償利用密勒等效定理,產生極點分裂的效果,使系統在帶寬內獲得足夠的相位裕度,使環路能夠穩定地工作。但是,密勒補償在進行環路補償的同時,也形成了前饋通路[4],故不僅有反饋電流流過補償電容,同時前饋電流也流過了補償電容,由此產生了右半平面的零點。如果控制不當,會引起更加嚴重的穩定性問題[5]。

電流緩沖技術是對密勒補償技術的改進[6],該技術使流過補償電容的電流具有了方向性,即僅有反饋電流能夠流過補償電容,很好地抑制了右半平面零點的產生,使系統環路的控制更加簡單,可靠性增強,而且電流緩沖補償技術并不需要ESR低頻零點對環路進行補償就可以獲得很好的穩定性[7-8]。然而,增加電流緩沖電路會增加額外的電流支路,導致額外功耗。本文針對增加穩定電路帶來額外功耗問題提出了一種改進的環路補償電路結構。該結構利用LDO電路和電流緩沖電路共用晶體管,在改善穩定性的同時消除了額外功耗。

1 電流緩沖技術基本原理

1.1 極點分裂原理

密勒補償與電流緩沖技術都利用了極點分裂的方式來達到環路穩定的目的,這里簡述一下極點分裂的基本原理。

以一個兩級運算放大器(簡稱運放)為例,gm1、gm2分別是第1級與第2級運放的跨導增益,R1與C1分別是第1級運放的輸出電阻與輸出電容,RL與CL分別是第2級運放的負載電阻與負載電容,Cc是補償電容,兩級運放的結構如圖1所示。

圖1 兩級運放結構圖

從圖1中可以得到兩級運放的電壓總增益

Av=-Av1Av2

(1)

式中:Av1與Av2分別是第1級與第2級的電壓增益,其表達式為

Av1=gm1R1

(2)

Av2=gm2RL

(3)

兩級運放的傳輸函數為

(4)

式中:a≈Av2CcR1;b≈CLCcR1RL。

當系統的2個極點相距較遠時,可以從式(4)中得到系統的零極點表達式

(5)

(6)

(7)

式中:z是系統零點頻率;pd是主極點頻率;pnd是次極點頻率。

從系統的2個極點的表達式中可以很清楚地看到,如果系統中某些參數的改變使得系數a變大,則系統的2個極點會朝著相反方向移動,即主極點頻率pd向著低頻方向移動,而次極點頻率pnd則向著高頻方向移動,此時2個極點間的頻距逐漸增大,形成了極點分裂效應[9]。本文2.3節就是利用該理論分析環路的穩定性。

1.2 電流緩沖技術分析

從式(5)可以看出,系統零點是1個右半平面的零點,與左半平面零點不同的是,它會在系統的相頻響應中引入-90°的附加相移,從而使系統的環路穩定性變得更差,而這個右半平面零點的產生是補償電容形成前饋通路的結果。圖1中補償電容Cc是雙向的,即在反饋電流流過電容Cc的同時,也有前饋電流流過。當前饋電流流過補償電容時,在輸出節點上產生了1個輸出信號。該信號在相位上與輸入信號相同,而與放大器輸出信號的相位相反,當該輸出信號與放大器的輸出信號大小相等時,就會產生1個零點,且是右半平面的零點。要想消除這個右半平面的零點,就必須阻斷由補償電容形成的前饋通路。

傳統電流緩沖技術的電路結構如圖2所示,其中Mcb是共柵級放大器,Vout1是前級運放的輸出、Vout是運放gm的輸出,小信號輸入電流加在Mcb源極電流上,而漏端是輸出級。由于沒有電流損失,電流增益為1,而且Mcb的輸入電阻較小,輸出電阻較大,達到阻抗變換的作用,所以Mcb稱為電流緩沖器[10]。

圖2 電流緩沖補償結構圖

從圖2中可以看出,由于串聯了Mcb,使流過補償電容的電流具有方向性,阻斷了從Vout1到Vout的前饋通路,抑制了右半平面零點的產生[11]。

分析圖2可知,電流緩沖技術實際上是密勒補償的一種改進形式,但是圖2中傳統電流緩沖補償需要電路提供額外的電流,這就增大了整個芯片的功率損耗。下面針對圖2中的電路結構進行改進。

2 改進的電流緩沖技術及其應用

低壓差線性穩壓器(LDO)電路結構簡單、易于集成,是目前十分流行的電源變換器[12]。本節以LDO為對象,利用電流緩沖技術的嵌入式結構進行LDO電路的改進。

2.1 嵌入式LDO電路結構

整個LDO電路由誤差放大器、前饋通路、驅動級和功率級所組成,其結構如圖3所示。

圖3 嵌入式LDO電路框圖

LDO的目的是輸出恒定電壓Vout,整個系統是一個負反饋環路。將輸出電壓的采樣電壓VFB與基準電壓VREF做比較,其結果作為反饋信號來控制功率管MP0的開啟程度,從而達到穩定輸出電壓的效果。

在LDO電路中,誤差放大器的作用是當輸出電壓的分壓值VFB不等于參考電壓值VREF時,將這一誤差電壓放大;驅動級位于誤差放大器的輸出與功率管的輸入之間,目的在于更好地驅動功率管。功率級由功率管MP0、負載電容CL與采樣電阻R1、R2構成。前饋通路在電路啟動時,跳過緩沖級建立一個從誤差放大器直接到功率管的通路,從而大大減少了電路從啟動到穩態的建立時間[13],顯著改善了電路的瞬態響應。

起環路穩定作用的電流緩沖電路被嵌入進了誤差放大器模塊,通過共用元器件,達到消除額外功耗的目的。

2.2 超低功耗LDO環路補償的電路設計

本文利用嵌入式結構進行LDO環路補償的電路設計,即在原LDO的誤差放大器模塊中,嵌入一個由晶體管和電容組成的電流緩沖電路,本文設計的超低功耗LDO環路補償的電路如圖4所示。圖中,電流緩沖電路由共柵級MN7與補償電容Cc組成,特點在于該電路與原LDO電路的共源共柵輸出級共用了MN7和MN9,分別替代了圖2中Mcb和Ic的電路功能。其優點在于進行環路補償的同時,不需要提供額外的電流給補償電路,從結構設計上消除了引入電流緩沖電路所帶來的額外功率。

Vb1～Vb4為后級電路的偏置電壓;Vf1、Vf2為前饋電路的輸入電壓;Vea為后級驅動的輸入電壓;MP1～MP9為PMOS晶體管;MN1～MN9為NMOS晶體管;GND為信號地圖4 本文誤差放大器電路圖

電路中其他元器件,晶體管MN1、MP1、MP2、MP3為整個電路提供了電壓與電流偏置。晶體管MN2、MN3組成了第1級源極跟隨器,進行電平移位操作,使得輸入電平范圍更加適合下一級放大電路。晶體管MP5～MP8,以及晶體管MN6～MN9組成了第2級折疊式共源共柵放大器,提供高增益與高輸出阻抗。

下面,詳細地分析LDO電路中采用嵌入式電流緩沖技術后對系統環路穩定性的影響。

2.3 消除額外功耗后環路穩定性分析

LDO的小信號等效電路如圖5所示,其中gm1是折疊共源共柵運放的等效跨導,v1、Ro1與Co1分別是折疊共源共柵運放的輸出電壓、輸出電阻與輸出電容,gm2是驅動緩沖級的跨導,v2、Ro2與Co2分別是驅動緩沖級的輸出電壓、輸出電阻與輸出電容,gmp是功率級的等效跨導。

圖5 LDO的小信號等效圖

由小信號等效圖可以寫出各節點的電流方程,如式(8)～(11)所示

(8)

(9)

(10)

(11)

緩沖級的增益如式(12)所示

gm2Ro2≈1

(12)

聯立式(8)～(12),并且忽略驅動緩沖級的輸出電阻Ro2與輸出電容Co2,可以得到電路的輸出vout與輸入vs之間的關系如下

1+CLRLs+CcRLRo1gmps+

(13)

從圖3的電阻分壓網絡(R1和R2)可知

(14)

式中:B為反饋系數。將式(14)代入到式(13)中可得系統的傳輸函數

1+(CLRL+CcRLRo1gmp)s+

(15)

注意到,式(15)分母的一階分量中包含項CcRLRo1gmp,該項可以寫為

CcRLRo1gmp=gmpRLCcRo1=Av2CcRo1

(16)

式(16)中,Av2Cc是密勒等效電容,與傳統密勒補償中的等效電容(1+Av2)Cc不同,這也從另一方面說明了電流緩沖器對前饋通路的阻斷,而分子中的-BRo1RLgm1gmp則是系統的環路增益。

因為LDO的極點會隨著負載的變化而變化,所以需要在不同的負載情況下對系統進行討論。

(1)當負載為輕載時,輸出極點為主極點,此時可以從式(15)中得到主極點的頻率pd和次極點的頻率pnd分別為

(17)

(18)

而零點與另一個極點相對消,此處便不再給出。與式(6)、(7)相比,式(17)、(18)并沒有發生極點分裂。

(2)當負載為重載時,輸出極點在高頻,而由密勒等效電容產生的極點成為了主極點,這同樣可從式(15)中得到主極點的頻率和次極點的頻率分別為

(19)

(20)

與輕載時的情況一樣,也有1對零極點對消。與式(6)、(7)相比,式(19)、(20)發生了極點分裂,當增大gmpCc時,主極點向低頻方向移動,而次極點向高頻方向移動。當gmpCc取值適當時,可以使單位增益帶寬內僅存有1個極點,保證了足夠的相位裕度,獲得了很好的穩定性。

可以看到,通過電流緩沖技術嵌入式結構可以使LDO在整個負載電流范圍內穩定地工作,且僅需要很小的補償電容,在該設計中補償電容Cc只有4 pF,就當前的CMOS工作技術可以輕易地將該電容集成于芯片中。

3 電路仿真驗證與實測結果分析

為了驗證本文電流緩沖補償技術的正確性與有效性,采用計算機仿真做初步驗證,然后將芯片制造出來進行實際測試驗證。計算機仿真使用CADENCE公司提供的基于Linux操作系統的前端設計仿真環境平臺,在平臺中調用的仿真器為Synopsis公司提供的HspiceS,仿真器所使用的器件模型為聯華電子公司所提供的0.5 μm 5 V CMOS器件模型。

3.1 電路仿真及實測結果分析

在CADENCE仿真平臺中,按照設計LDO的電路圖并設輸出電容是0.22 μF,得到環路增益和相位裕度的仿真結果如圖6所示。從圖6中可以看出,在全載、輕載以及空載3種情況下,單位增益帶寬內都僅有1個極點,且由負載電容與其等效串聯電阻所產生的零點處在帶寬外的高頻處,這也驗證了前文所述的電流緩沖補償技術并不需要ESR零點的補償就可以獲得很好的頻率響應。通常,設計裕度大于45°時,LDO的穩定性認定為可接受[1]。經仿真驗證,本文設計的LDO在全負載范圍內最小的相位裕度為55°。

圖6 本文LDO的環路增益與相位裕度仿真結果

以下為實際測試電路2個關鍵指標輸入線性調整率和負載線性調整率的結果。

輸入線性調整率。在負載電容為0.22 μF、負載電阻為18 Ω的情況下,設計的穩壓器在輸入電壓從3 V到5 V變化時輸出電壓的瞬態響應曲線如圖7所示。輸出電壓的變化小于15 mV,即該穩壓器的輸入電壓的變化對于輸出電壓的影響可以忽略。

圖7 本文LDO的線性瞬態響應曲線

圖8 本文LDO的負載瞬態響應曲線

負載線性調整率。在輸出電壓為1.8 V、負載電容為0.22 μF的情況下,LDO的負載電阻從18 kΩ跳變到9 Ω時輸出電壓的變化情況如圖8所示。輸出電壓的最大變化小于20 mV,略微大于輸出電壓的1%,這20 mV的變化包括了輸出上沖與下沖。測試結果表明該LDO有良好的瞬態特性。

以上的實測結果顯示,嵌入式結構電流緩沖技術在穩定性和瞬態響應特性這2個重要性能指標上能夠達到傳統電流緩沖技術水平。

同時測試結果表明,所設計的穩壓器的輸入電壓范圍從2.5 V到5.5 V,最小輸出電壓為1.8 V,最小漏失電壓僅為0.5 V,具有較高的電壓轉換效率。其靜態電流最大只有50 μA,這就在很大程度上降低了整個電路的功率損耗,并且可提供的最大負載電流為150 mA。

3.2 實測參數對比及結果分析

嵌入式電流緩沖電路同其他環路補償電路參數指標的比較,如表1所示。其他環路補償電路選取相近參考文獻[11,14]的電路參數指標。

表1 本文電路與參考文獻電路的參數比較

注:Imax是芯片最大的輸出電流;IQ是芯片本身所消耗的電流;Vout是芯片所支持的輸出電壓;Cout是芯片所需要的濾波電容;Vo是芯片輸出電壓在經歷空負載輸出電流到滿負載輸出電流時輸出電壓的變化峰值;RPSR為電源抑制比。

由表1可見:①本文設計的芯片在靜態功耗電流方面消耗很小,文獻[11]和文獻[14]的靜態功耗電流分別為111 μA和60 μA,而本文設計芯片的靜態功耗電流僅為50 μA;②本設計擁有非常好的瞬態響應能力(空載到滿載的電壓跳變為20 mV,遠小于其他設計)。通常來講瞬態響應能力和環路帶寬是相關的,良好的瞬態響應需要良好的環路補償設計支持[1]。這很好地反映了本文所提出的嵌入式結構電流緩沖技術的有效性。

4 結 論

本文提出了一種電流緩沖技術的嵌入式結構,利用嵌入式電流緩沖電路對反饋系統進行環路補償,在消除傳統電流緩沖帶來的額外功耗的前提下,抑制了右半平面零點的產生,提高了環路的穩定性。將本文設計結果應用到低壓差電源穩壓器中,并采用聯華電子公司0.5 μm 5 V的CMOS工藝生產出實際芯片,實測數據有力地驗證了本文方法的有效性。

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(編輯 劉楊)

A Loop Compensation Method of Low Dropout Regulator with Ultra Low Power

LIU Chen1,2,LAI Xinquan1,ZHONG Longjie1,YANG Wei1

(1. Institute of Electronic CAD, Xidian University, Xi’an 710071, China; 2. School of Air and Missile Defense, AFEU, Xi’an 710051, China)

An embedded loop compensation method of LDO is proposed to solve the problem that the current buffer technique overcomes the drawback of traditional miller compensation, but consumes extra power. It merges the current buffer into the fold-back amplifier, so that the LDO circuit and the current buffer circuit share the transistor, and the loop stability of the circuit can be improved without adding the components. The principle of the proposed compensation method is analyzed and described in detail. The method is tested in a low-dropout voltage regulator using UMC 0.5 μm 5 V CMOS technology, and the results show that chip static power current has only 50 μA, and both the output voltage overshoot and undershoot are below 15 mV when the input voltage changes from 3 V to 5 V. The maximum change of the output voltage is less than 20 mV when the load resistance reduces from 18 kΩ to 9 Ω. The measurement results show that the embedded structure eliminates the extra power loss and improves loop stability.

IC design; loop compensation; embedded structure; current buffer technique

2015-06-03。 作者簡介:劉晨(1977—),男,博士生;來新泉(通信作者),男,教授,博士生導師。 基金項目:國家自然科學基金資助項目(61106026);中央高校基本科研業務費資助項目(JB150222)。

時間:2015-11-05

網絡出版地址:http:∥www.cnki.net/kcms/detail/61.1069.T.20151105.1950.002.html

10.7652/xjtuxb201601021

TN911.7

A

0253-987X(2016)01-0139-06