基于FPGA的TIADC并行采樣系統設計

簡 磊，陳瑩瑩

（四川大學錦江學院，四川眉山，620860）

基于FPGA的TIADC并行采樣系統設計

簡 磊，陳瑩瑩

（四川大學錦江學院，四川眉山，620860）

介紹一種基于多片ADC的時間交替并行采樣設計方法以及在FPGA平臺上的實現。著重闡述TIADC并行采樣的增益誤差、時間誤差校正算法及實現。實驗結果表明，TIADC并行數據采集系統的結構設計和預處理算法，能較好抑制因相位偏移、時鐘抖動等造成的非均勻誤差。

TIADC并行采樣技術；時間非均勻誤差；Farrow結構；AD9224；FPGA

0 引言

為適應現代測試的需求，對復雜、寬帶信號進行快速、精確的采集，要求測試儀器同時具有高采樣速率和高采樣精度。但受ADC模數變換芯片發展水平的限制，現有的單片ADC已不能同時滿足這樣的要求。用多片 ADC 時間交替（Time-interleaved ADC, TIADC）并行采樣技術是提高系統采樣速率和采樣精度的一種有效方法。

1 基本理論

TIADC并行采樣技術可分為時分多路并行采樣和頻分多路并行采樣兩種方式。時分多路并行采樣原理是采用多片低采樣速率的ADC進行并行采樣，經過數據處理實現高的采樣速率。圖1為TIADC并行采樣系統的工作原理圖。

圖1 TIADC并行采樣系統工作原理圖

各通道ADC并行逐次采樣，采樣數據經排序合并之后，可達到單通道ADC采樣速率的M倍效果，即使得采樣系統同時實現高采樣速率和高采樣精度的要求。

1.1 TIADC并行采樣引起的非均勻誤差及校正

在實際應用中，各路ADC的不一致性會引入非均勻誤差，使得被采樣信號很難無失真地恢復。這就需要對系統的非均勻誤差進行校正。TIADC并行采集系統中非均勻誤差主要有時間誤差、增益誤差和偏置誤差三種，帶來的后果是導致采樣信號波形的失真。時間誤差是由時鐘抖動或者電路布局布線等原因造成時鐘到達每片ADC的時刻不能完全相同產生的。增益誤差是由于ADC芯片增益或者信號調理通道增益不一致導致的。偏置誤差：系統中各路ADC的對地基準電平不一樣而引起的。

設TIADC并行釆集系統k通道同時存在三種誤差，則釆樣序列為：

式中gk是增益誤差、ok是偏置誤差、?tk是時間誤差。對應的采樣序列頻譜為：

從（2）式中可以看到，要從非均勻采樣信號恢復均勻采樣信號的頻譜，應先從每路ADC的采樣序列xk(n)中減去偏置誤差ok，根據gk做增益誤差校正，然后通過每路通道對應的全通濾波器進行時間誤差校正。其校正公式：

在本設計中各路ADC芯片采用同一基準電壓即可以忽略偏置誤差。增益誤差可通過DFT變換來校準。以第一路ADC通道的增益g0為校正的起始標準，則第k路通道的相對增益誤差為，得到經過增益誤差校正的輸出信號為：

本設計采用一種基于Farrow結構的FIR分數時延濾波器來校正時間誤差。該結構使可變時間延遲因子與用多個并行的子濾波器相乘，從而逼近FD濾波器的理想響應[2]。FD濾波器是通過數字濾波的方法重構采樣序列，實現信號的分數時延。

首先根據分數時延濾波器設計方法設計出不同的分數時延rk對應的一組濾波器系數；然后用多項式來近似所求得濾波器系數，得到相應的多項式的系數。例如：假設用N階FIR濾波器逼近h(n,d)，即傳輸函數為：

利用N階多項式逼近每個濾波器的系數，即：

即將z?n按泰勒級數展開后取前p 項，其中Cm(z),m=0,1,???,p?1是Farrow結構中各子濾波器的傳輸函數。據此可得如圖2所示Farrow結構的分數時延濾波器結構圖。

圖2 分數時延濾波器結構圖

圖3 ADC電路

圖4 分數時延濾波器設計原理圖

2 系統設計

2.1信號調理及ADC電路

采用VCA810設計前級放大電路，通過密封式滑動變阻器R8實現輸出電壓控制動態范圍從-40dB到40dB。設計采用兩片12位的AD9226設計ADC通道電路，通過FPGA核心模塊板來完成對雙路AD轉換的時序控制、數據的實時處理。

2.2分數時延濾波器

Design and Implementation of Parallel Acquisition System Based on TIADC and FPGA

Jian Lei, Chen Yingying
（Jinjiang College, Sichuan University, Meshan Sichuan,620860）

The design method of a acquisition system based on multi-chip ADC times-interleaved parallel sampling technology and its realization on FPGA platform are introduced. The time non-uniform error and gain non-uniform error correction algorithm of time-interleaved parallel sampling system, and the realization of correction algorithm in hardware are emphasized. Test results indicate that the structural design of the time-interleaved parallel sampling system and the error correction algorithm can suppress the non-uniform error, which is caused by phase deviation and clock dithering.

TIADC parallel sampling techniques; time non-uniform error;farrow structure; AD9224;FPGA

圖5 校正前采樣信號頻譜圖

四川大學錦江學院校級科研基金項目，項目編號：QJ140504