一種快速鎖定雙環路CPPLL的設計*

謝長生，于宗光，蔣 琦，王德龍，胡 凱

（1．無錫中微億芯有限公司，無錫 214072；

2．中國電子科技集團公司第五十八研究所，無錫214035）

·大規模集成電路設計、制造與應用·

一種快速鎖定雙環路CPPLL的設計*

謝長生1，于宗光2，蔣 琦1，王德龍1，胡 凱2

（1．無錫中微億芯有限公司，無錫 214072；

2．中國電子科技集團公司第五十八研究所，無錫214035）

在FPGA芯片的發展中，為實現FPGA強大的功能和性能，在FPGA芯片上內置靈活、性能良好的鎖相環來進行時鐘管理。基于上述需求設計了一款應用于FPGA中的鎖相環電路，該電路主體結構采用的是數模混合的三階電荷泵鎖相環電路，通過采用雙環路和動態調節CP輸出電流的電路結構擴大了輸出時鐘的頻率輸出范圍、降低相位噪聲、縮短PLL鎖定時間，設計出的芯片功能和性能有了明顯提高。

FPGA器件；鎖相環；電荷泵鎖相環；雙環路；快速鎖定；相位噪聲

1 引言

鎖相環作為時鐘管理模塊的核心，能夠通過頻率合成產生滿足各種需要的時鐘頻率，并且它還具有輸入抖動濾波、零延遲緩沖以及相位匹配等功能，對多相時鐘域系統的設計提供了很大的幫助。隨著FPGA芯片的功能越來越強大，為了使設計人員在基于FPGA的系統中構建功能強大、性能高的設計，需在FPGA芯片上內置靈活、性能良好的鎖相環來進行時鐘管理。電荷泵鎖相環CPPLL（Charge Pump Phase Locked Loop）是一種常見的鎖相環電路，不僅在理論上可實現靜態相位誤差為零，并且它引入了鑒頻鑒相器，增加了PLL鎖定捕獲范圍，并且擁有高速、低抖動、低功耗的特性[1]。

為了實現輸出時鐘頻率范圍大、相位噪聲低，加快PLL的鎖定時間，CPPLL常采用雙環結構。雙環路CPPLL分別由Fine Loop和Coarse Loop兩個環路構成，其中Coarse Loop的VCO增益高，Fine Loop的VCO增益低，這樣在相同控制電壓范圍內比單環鎖相環獲得更寬的頻率輸出范圍；同時與整數型單環鎖相比實現更低的相位噪聲，相比分數型單環鎖相具有更好的雜散抑制。所以，雙環CPPLL具有快速鎖定、低成本、高可靠性和良好的環境適應性等優點[2]。

為了進一步加快在低帶寬模式下的CPPLL的鎖定，提出了一種可動態調節的雙環CPPLL電路，在PLL電路建立過程中，動態調節CPPLL電路的帶寬，通過增加CP的輸出電流Icp來加快CPPLL的鎖定速度，當CPPLL進入鎖定狀態后，恢到原來設計的Icp值。這樣，鎖定狀態下CPPLL的環路參數和性能指標為原設計值，滿足預期的設計要求。

圖1 快速鎖定雙環路CPPLL鎖相環原理框圖

2 CPPLL系統建模

2.1 Dual Loop PLL系統介紹

鎖相環中VCO的增益Kvco決定了PLL的輸出頻率范圍，越大的Kvco可以得到越大的頻率輸出范圍，但同時較大的Kvco會將Charge Pump等前級電路產生的noise以增益Kvco進行同比例放大，影響PLL輸出時鐘的質量。為了獲得比較大的輸出頻率范圍，同時獲得好的時鐘輸出質量和鎖定速度，PLL采了Dual Loop結構來解決上述問題。Dual Loop PLL示意圖如圖2所示。

圖2 Dual Loop PLL示意圖

增益較小的VCO同一個二階濾波器及Charge Pump，PFD等電路組成Fine Loop，VCO增益用Kof表示。增益較大的VCO在Fine Loop的基礎上增加了一個一階RC濾波器組成Coarse Loop，VCO增益用Koc表示，用來獲取較大的輸出頻率范圍。

相比傳統的CPPLL系統，Dual Loop PLL的系統分析要復雜些，要先分別分析Fine Loop與Coarse Loop，然后將結果合成起來。一般情況下，電荷泵鎖相環是用離散的系統來進行精確地描述，但離散系統比較復雜不易進行計算，當環路帶寬不大于輸入參考時鐘頻率的1/10時，離散系統可以用線性時不變系統進行近似，以便進行模型參數的計算。

Icp代表Charge Pump的電流，圖2中PFD+CP的傳輸函數Hpd(s)為Fine Loop VCO的傳輸函數Hvco_f(s)為，Coarse Loop VCO的傳輸函數Hvco_c(s)為,粗調環路濾波器和細調環路濾波器傳輸函數分別為 Hlf_c和 Hlf_f，如式（1）和（2）所示。

Hf是Fine Loop從PFD到VCO輸出端的傳輸函數，Hc是Coarse Loop從PFD到VCO輸出端的傳輸函數，分別如式（3）和（4）所示。

Hf與Hc相加則得到了整個PLL環路的前饋傳輸函數傳輸函數Ht，如式（5）所示。

則該雙環路PLLFine Loop開環傳輸函數Gf、Coarse Loop開環傳輸函數Gc以及整個PLL的開環傳輸函數Gt分別為：

Fine Loop 有一個極點ωr和一個零點ωz,ωz<<ωr，并且在原點處有兩個極點。Coarse Loop在原點處有兩個極點，并在ω3和ωr處各有一個極點。Fine Loop與Coarse Loop的交點處的頻率為了PLL的環路帶寬表現Fine Loop的特性，ωe應該小于ωz。圖3所示為Gf、Gc以及Gt的幅頻曲線。

圖3 雙環路PLL開環增益幅頻曲線

2.2 環路參數確定

PLL的環路帶寬選擇取決于PLL的用途，當PLL用作頻率合成器時，要考慮PLL的高通特性，選取一個較大的帶寬濾掉VCO產生的低頻噪聲，而當PLL用作濾波功能時，考慮PLL的低通特性，要選取一個較小的帶寬濾掉輸入時鐘的噪聲。PLL有高帶寬與低帶寬兩種模式，分別對應上述兩種功能。需要注意的是為了確保環路穩定性，環路帶寬需小于等于輸入頻率的1/10[3]。

根據設計要求，VCO的輸出頻率范圍為400M到1G，而SMIC40nm工藝，核心電源電壓為1.1V，采用的Charge Pump仿真可得到控制電壓輸出范圍為0.49 V-0.85V，考慮一定的裕度，將Koc的典型值取為2G/V，Kof的典型值取為0.5G/V，其中Kof決定Dual Loop PLL的環路帶寬。確定了Kof后，綜合考慮版圖面積及系統需求確定C2的大小。設計者利用matlab對環路系統進行了建模和分析，目標為環路帶寬為0.5M-6M，相位裕度為60度以上，阻尼系數為0.707-1左右，最后確定參數Icp=12uA，R2=2.45K（電阻網絡的根值），此時系統相位裕度均可達到60度以上，從而保證了系統的穩定性，最后系統波特圖為圖4。為了緩解電荷泵造成的電壓跳動，設計者引入電容Cr，另為保證系統環路性能，設計者需滿足ωe<ωz<ωc<ωr、1.5ωn<ωc<2.5ωn，且環路帶寬要小于等于輸入頻率的1/10。

圖4 M=64時的波特圖分析

3 電路設計

3.1 CPPLL基本電路設計

（1）PFD 設計

鑒頻檢相器采用三態鑒相器的結構[4]，由帶復位信號的兩個D觸發器實現，具體結構如圖5所示，圖中的delay buffer是用來增加輸出脈沖的寬度，以消除電荷泵因up、dn脈沖寬度不夠而無法打開所形成的死區。

圖5 PFD電路結構圖

（2）可編程環路設計

PLL的可編程環路設計是通過環路濾波器電阻R2與Charge Pump電流Icp電路參數的變化實現的，R2與Icp可隨著M值的不同而進行改變。這樣環路帶寬變化從而實現環路的高/低帶寬設計，同時保證阻尼系數、相位裕度跟著調整，確保了PLL環路穩定性。環路可編程結構如圖6所示。

圖6 可編程環路示意框圖

（3）電荷泵（Charge Pump）

PLL電路中，電荷泵的性能常受到一些非理想特性（如非理想電流源帶來的電流失配、寄生電容引入的電荷注入和電荷分享誤差以及MOS開關有限的開啟速度）的影響而導致PLL環路產生靜態相位誤差以及輸出時鐘抖動。電荷泵電路采用電流轉向結構（如圖7所示），以解決電荷泵電荷分享與注入、電流匹配的問題和提高開關開啟速度[5]。

圖7 電荷泵單元核心CP_cell的結構圖

該設計的電荷泵采用可編程結構，電荷泵由四個基本的CP_cell單元組成，CP_cell單元的充放電由 up1-4、down1-4 信號控制，up1-4、down1-4 信號是鑒相器中寄存器四組控制位的輸出(Program Icp)，一共有15種不同的配置，輸出電流為四個單元輸出的總和。

（4）壓控振蕩器電路

該設計中的壓控振蕩器采用Dual Loop環形振蕩器結構，其延遲單元結構如圖8所示，電路本質上是兩個Delay Cell的并聯，PM0與PM1分別是兩個Delay Cell的偏置電流源，電流比例1:4，分別對應Fine Loop與Coarse Loop。這樣它們的增益Kvoc_f與Kvoc_c比就是1:4，Kvoc_c大，可加快鎖定速度和增大頻率輸出范圍，Kvoc_f小，這樣保證了環路帶寬，且降低了PLL輸出時鐘的相位噪聲。

圖8 延遲單元結構電路圖

3.2 快速鎖定電路設計

通過前文的系統建模可知PLL環路的帶寬參數主要由Fine Loop決定，而Fine Loop是一個三階環路，但由于Cr遠遠小于C2，所以可以用二階模型來對環路的固有頻率和阻尼系數進行估值[6]：

此外，可以用阻尼系數與固有頻率的乘積近似環路單位增益帶寬：

閉環傳遞函數經過拉氏變換，可以得到頻率階躍響應時域公式[7]：

其中，△f為起始頻差，△為實際輸出頻率偏離標稱工作頻率的誤差容忍值。從式（11）可看出PLL環路鎖定時間與環路單位增益帶寬成反比，環路帶寬越大環路鎖定時間越短；而環路帶寬又與電荷泵電流Icp、電阻R2成正比，與反饋分頻系數M成反比。

由于FPGA中的PLL已有鎖定檢測電路，設計者可直接用這個模塊來作為環路加速鎖定的控制電路，通過控制電荷泵電路開啟的數目來增大PLL鎖定過程中電荷泵輸出電流來加快環路鎖定速度。Param_Icp為可編程電荷泵電流值Icp的設置參數，Param_R2可編程電阻值R2的設置參數，Param_Icp、Param_R2隨M值變化而變化；CP_UP_DN（即up1-4、down1-4） 為實際送到 CP的控制輸入，CP_CTRL模塊根據Arb_Icp模塊輸出信號Arb_out的高、低以及Param_Icp來確定CP實際所輸入的控制信號。當LOCKED信號有效時（即LOCKED=1），Arb_Icp輸出高電平，CP_UP_DN為Param_Icp設定的輸出，這樣PLL的性能指標就為所設計的值；當LOCKED信號無效（即LOCKED=0）且PLL為低帶寬模式（BW_LH=0）時，Arb_Icp輸出低電平，控制CP_UP_DN輸出信號，增大CP電路的輸出電流Icp，使參數與同等高帶寬條件下的值近似相等，使電路在既獲得較大的環路帶寬的情況下又不至于因輸出電流過大導致環路的不穩定，從而降低環路鎖定所需的時間。具體的加速電路結構如圖9所示。

圖9 PLL加速鎖定電路結構框圖

這樣，PLL在低帶寬模式下未鎖定時電荷泵輸出電流增加，鎖定后輸出電流減小并恢復到環路的原設計值，即不影響PLL電路鎖定狀態下電路的帶寬、穩定性等性能，又實現了PLL的快速鎖定。

3.3 仿真驗證結果

PLL快速鎖定電路采用SMIC40nm CMOS工藝搭建，并使用spectre進行仿真驗證。M=32，低帶寬模式下仿真得到環路鎖定階段電荷泵輸出電流為48.3μA，鎖定后電荷泵輸出電流為12.3μA。圖10為快速鎖定PLL電路與普通PLL鎖定時間的仿真結果對比結果圖，增加了快速鎖定補償電路的鎖相環與傳統電荷泵鎖相環相比，其建立時間和鎖定時間減少了近一半。

4 相位噪聲分析

圖11所示為設計所述雙環路PLL的相位噪聲模型[8-9]。在環路中相應節點添加了相關的噪聲源PN_ref、PN_pcl_f、PN_pcl_c、PN_vco 和 PN_div；其中PN_ref表示輸入參考時鐘的等效噪聲源，PN_pcl_f和PN_pcl_c分別表示為從PFD到A點和B點的等效噪聲源，PN_vco表示VCO的等效噪聲源，PN_div表示分頻模塊的等效噪聲源。每個等效噪聲源的傳輸到該雙環路PLL輸出端的噪聲傳遞函數如下：

圖10 PLL鎖定時間的仿真結果

圖11 相位噪聲建模圖

若計 Sref(s)、Spcl_f(s)、Spcl_c(s)、Svco(s)、Sdiv(s)分別表示 PN_ref、PN_pcl_f、PN_pcl_c、PN_vco 以及PN_div的等效噪聲功率譜密度，則各噪聲源等效到輸出端的噪聲 Sref_out(s)、Spcl_f_out(s)、Spcl_c_out(s)、Svco_out(s)、Sdiv_out(s)分別為：

圖12為M=1環路帶寬雙環路PLL的輸出相噪曲線。

圖12 雙環路PLL輸出相噪曲線

5 測試結果

5.1 PLL jitter測試

由于該CPPLL電路包含于JYX3-FPGA芯片，所以測試是基于JYX3-FPGA而進行的，jitter的測試結果是PLL、輸出通路以及IO端口電路jitter值的總和。測試時PLL的輸入頻率為450MHz，反饋分頻器的分頻比等于1，低帶寬模式。

測試結果如表1所示，得到PLL的隨機抖動（random jitter）在13ps左右，jitter值的高斯分布圖如如13所示。

表1 PLL jitter測試結果

5.2 鎖定時間的測試

PLL鎖定時間是指PLL復位信號開始至PLL鎖定之間的時間間隔，通過輸入以一周期較大的時鐘作為復位信號（RST），RST信號與鎖定輸出信號LOCKED上升沿之間的延時就為鎖定時間。測試結果如表2所示，從測試結果可看出，相同測試條件下快速鎖定CPPLL的鎖定時間比初始的PLL鎖定時間要短很多。

圖13 PLL jitter測試結果

表2 CPPLL鎖定時間的測試結果

6 結束語

介紹了一種快速鎖定雙環路CPPLL的設計，并用到了JYX3-FPGA中，實現了FPGA芯片關于時鐘管理的需要，并滿足了設計要求，包括頻率輸出范圍、相位噪聲、鎖定時間等。

[1] 王曉娟.CMOS集成電荷泵鎖相環的設計與研究 [D].合肥：合肥工業大學，2007-04.Wang xiaojuan.Design and analysis of CMOS IntergrationCPPLL [D].Hefei：Hefei University of Technology，2007-04.

[2] Chen Danfeng，RenJunyan，Deng Jingjing，Li Wei，Li Ning.A multiple-pass ring oscillator based dual-loop phase-Lockedloop[J].Journal of Semiconductors，2009，30（10）.

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特約聲明

本刊已入編《中國學術期刊網》（光盤版）、中國科學技術信息研究所《萬方數據網》、科學技術部西南信息中心《中文科技期刊數據庫》和（臺灣）華藝數位藝術股份有限公司《中文電子期刊服務》。其作者文章著作權使用費與本刊稿費一次性付清。凡不同意入編的稿件，請作者在投稿時聲明。

Design of Fast-lock Dual-loop CPPLL

Xie Changsheng1,Yu Zongguang2,Jiang Qi1,Wang Delong1,Hu Kai2
（1．Wuxi Zhongweiyixin Co.,Ltd.， Wuxi 214072,China;2．China Electronics Technology Group Corporation NO.58 Research Institute,Wuxi 214035,China）

In the development of FPGA，the strong function and the high performance are needed in FPGA design and a high performance PLL is embedded for the clock management．In the paper,according to the specification，we design a PLL used in FPGA， in which the PLL main structure is digital/analog mixed three-order CPPLL，then the circuit of dual-loop and fast-lock is used to enlarge output clock frequency and reduce phase-noise and lock time,so the PLL gets good application in the production.

FPGA device；PLL；CPPLL；Dual-loop；Fast-lock；Phase noise

10.3969/j.issn.1002-2279.2017.03.001

TN47

A

1002-2279-（2017）03-0001-07

國家科技重大專項資助項目（2015ZX01018101-005）

謝長生（1968-），男，江蘇省鎮江市人，高級工程師，主研方向：FPGA芯片設計。

于宗光（1964-），男，山東省濰坊市人，研究員，博士生導師，主研方向：集成電路設計與可靠性。

2017-03-13