張奕
摘要:相比于常用的LVDS,JEDS204B是一種更高速度的串行接口。本文以AD9680為例,設計了一套基于JEDS204B接口的高速數據采集板,詳細闡述設計要點。實驗結果顯示電路性能指標良好,已成功應用于多個雷達系統中。
關鍵詞:JEDS204B;高速數據采集;電路設計
中圖分類號:TN911.73 文獻標識碼:A 文章編號:1007-9416(2017)06-0165-01
在當前多數高速電路設計中,通常選用LVDS作為數據轉換器和FPGA之間的接口。LVDS的差分傳輸特性可有效抑制共模噪聲,增大抗干擾能力。但是由于它采用多路數據線并行傳輸方式,易受碼間同步及串擾影響,難以滿足多通道、高寬帶、小型化數傳需求[1]。JESD204B標準提供一種將數據轉換器與數字信號處理器件接口的方法,相比于常用的并行數據傳輸,是一種更高傳輸速度的串行接口。它使用幀串行數據鏈路及嵌入式時鐘和對齊字符,速度最高可達12.5Gbps/通道[2]。并且,它減少了器件之間的走線數量,并消除了建立與保持時序約束問題,從而簡化了電路設計。本文以AD9680為例,設計了一套基于JEDS204B接口的高速數據采集板,從原理電路及高速PCB設計兩方面,詳細介紹設計中需要注意的問題。
1 原理電路設計
本設計采用高速ADC+FPGA的方案。ADC完成高速數據采集,數據通過204B協議輸出到接收端FPGA,FPGA完成高速serdes信號的接收、204B協議解析及數據調理,將數據按照系統要求的模式打包通過光模塊發送給后續系統。ADC選用ADI公司的AD9680,它是兩通道14bit最高采樣率1Gsps的數模轉換器,采用JEDS204B協議接口;FPGA選用帶有高速串行接口的Xilinx V系列芯片,主要功能框圖如圖1所示。
(1)信號傳輸:由于AD9680的模擬輸入帶寬可達2GHz,因此根據實際輸入信號頻率及帶寬需進行相應的電路匹配,如圖2所示。AD9680輸出四對serdes差分數據線,到FPGA的接收端應串接AC耦合電容。輸入一對SYNC信號,用于啟動AD9680幀數據的發送,另外輸入一對SYREF信號,用于多芯片之間的同步。
(2)電源設計:AD9680的電源種類繁多,有3.3V、2.5V、1.8V、1.25V,并且分模擬電源和數字電源。首先在滿足電流要求的條件下,盡可能選用LDO電源芯片,以實現最小的電源紋波;其次模擬電源和數字電源要進行物理隔離,并且端接各種容值的去耦電容以濾除各種頻率的電源干擾。
2 高速PCB設計
AD9680最高采樣率為1Gsps,采用JEDS204B協議接口,因此其輸出serdes高速信號數據率最高可達10Gbps,這對高速數模混合PCB設計來說是一個巨大的挑戰。
2.1 電源地設計
電源地設計是高速PCB設計中最關鍵的技術。本電路中存在多種類工作電壓,因此在設計時需要將模擬和數字電源分開供電,同一電壓值的不同品種電源采用星型連接方式,PCB設計時需要對電源進行平面分割,盡量將電源和其供電的電路單元相對應[3]。另外值得注意的一點是,在電源分割時要充分考慮電源所需電流的冗余量,要保證在電源輸出和芯片接收端直流電壓值的一致。
2.2 阻抗設計
在超高速PCB電路設計中,對信號完整性的要求越來越高,而阻抗連續性設計是信號完整性問題的核心。
AD9680與FPGA之間高速信號要求通過AC耦合電容來建立傳輸路徑,電容和高速傳輸線共用一個參考平面,可是電容的寬度遠大于傳輸線寬,導致差分阻抗變小,引起阻抗的不連續性,從而帶來較大的反射損耗。為減小反射損耗,可以挖空電容體下面的參考平面以改善阻抗特性[4]。另外,在高速信號過孔的附近伴隨地孔也有助于保持阻抗的連續性。
3 性能測試
為了驗證本電路設計的正確性,對高速數據采集進行性能測試。由信號源產生采樣時鐘和模擬輸入信號,在FPGA中采集204B解析后的ADC數據。設置模擬輸入點頻信號550MHz,采樣時鐘為1GHz,測試結果如圖3所示,性能指標良好,滿足設計要求。
4 結語
本文詳細介紹了基于JEDS204B接口的高速數據采集電路設計方案,以FPGA為核心,對ADC輸出數據進行204B解析,給出實驗測試結果,并且詳細闡述了原理電路設計與高速PCB設計要點。本設計已成功應用于多個雷達系統中。
參考文獻
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[2]周典淼,徐暉,陳維華,李楠,孫兆林,刁節濤.基于JESD204B 協議的數據傳輸接口設計[J].電子科技,2015,28(10):53-56.
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[4]吳茜,王曉曉,張帥.10G 高速印制電路板的設計與研究[J].機電元件,2013,(4):8-12.endprint