跨平臺武器系統總線同步時鐘發生技術研究*

周玉清, 薛小樂, 黎玉剛, 駱 盛

(中國兵器工業第203研究所, 西安 710065)

跨平臺武器系統總線同步時鐘發生技術研究*

周玉清, 薛小樂, 黎玉剛, 駱 盛

(中國兵器工業第203研究所, 西安 710065)

提出一種新穎的跨平臺武器系統總線同步時鐘發生技術,該技術采用相位延遲、中斷窗口等方法,降低了傳統直接觸發技術帶來的誤差,提高了總線同步時鐘發生器的容錯性以及武器的安全性。并且,把該技術用于某武器系統的時鐘同步系統中,從而驗證了方法的可行性和有效性。

通信總線;同步時鐘;相位延遲;中斷窗口;ARM

0 引言

武器系統發射平臺多樣化是其重要的發展方向[1]。當一個子系統與其它平臺大系統進行融合時,大系統常常要求子系統協同工作。這種協同工作可能是異步或同步的[2]。異步工作時,要求某系統按照自身特有的時序獨立工作,與其它子系統互不干涉,在任務完成后交換結果;同步工作時,要求按照統一的步調同時工作,在某個子系統/部件完成此刻工作,另外一個子系統/部件開始下一步工作。目前,進行分布式武器系統集成時,主要涉及同步技術,其研究重點集中在外同步、主從同步、保持同步、獨立同步、NTP等方面[3-9]。由于某子系統可能有其獨立的同步時鐘,若要確保武器系統工作正常安全有序、總線數據傳輸通暢,必須進行時鐘信號統一管理,因此,深入研究跨平臺下的總線同步時鐘發生技術具有重要現實意義和應用價值。

1 總線同步時鐘脈沖信號需求分析

某平臺下武器系統包括3個層次:大系統、時鐘同步系統、子系統。其中大系統產生周期為T的脈沖信號;子系統按照周期為2T的時鐘節拍進行工作;時鐘同步系統起到兩者時鐘同步的作用。因此,進行同步時鐘設計時,應考慮如下需求:

1)子系統以大系統周期T的上升沿作為自身周期2T的啟動信號,即外部觸發時鐘,每間隔2T與大系統同步1次。

2)子系統對2T時間段進行分時,通常分為20個均勻間隔,在每個時刻某個部件完成相應的任務工作,如圖1所示,大系統、部件i、部件j、部件k、部件m、部件p分別在每個周期的ti、tj、tk、tm、tp等時刻占用數據總線,進行數據通信。

3)為提高武器系統運行的安全性,一旦大系統同步時鐘脈沖丟失,時鐘同步系統能夠獨立產生周期為2T的同步時鐘信號,保證小系統正常工作。

2 總線同步時鐘脈沖信號發生方法

1)直接發生法

總線同步時鐘發生通常采用直接發生法,其工作原理如圖1(a)所示,周期為T的外部時鐘上升沿觸發計數器0,每觸發1次,計數器0累加1;計數器0每奇數個上升沿觸發定時器1,定時器1開始延時,對周期為2T的同步時鐘的占空比調節以及均間隔分時;1.9T后,定時器1停止定時。同步時鐘直接發生法原理簡單,但可靠性和容錯性都不高。當外部時鐘間斷觸發或丟失時,計數器0不按照正常節拍累加,將導致同步脈沖紊亂;此外,外部時鐘信號丟失時,同步信號不能繼續產生周期為2T的同步信號。如圖1(a)所示,當第5個外部脈沖丟失,第6個、第7個脈沖按時來時,同步時鐘的周期將是3T,從而出現錯誤。

2)定時發生法

為提高直接發生法的可靠性和容錯性,提出一種同步時鐘定時判斷發生法。定時發生法的工作原理如圖1(b)所示。打開計數器0中斷使能,周期為T的外部時鐘上升沿觸發計數器0和定時器1。計數器0置中斷標志;定時器1開始定時,一方面用于同步時鐘占空比調節,另一方面用于均間隔分時。當定時器1定時為T/2,清計數器0中斷標志。當定時器1定時到1.8T時,判斷計數器0標志是否為0,若為0,說明第偶數個外部脈沖丟失,此時,定時器1搶過定時控制權,繼續發生周期為2T的同步脈沖;若為1,清計數器0中斷標志,定時器1繼續定時,并在[2T-tp/2,2T+tp/2]區間查詢計數器0中斷標志,判斷第奇數個外部脈沖是否到來,若查到,則定時器1從零開始定時,新的一周同步脈沖開始,并使計數器0中斷標志為0;若查不到,定時器1搶過定時控制權,繼續發生周期為2T的同步脈沖。其中tp由系統所能承受的外部時鐘周期的最大誤差所確定。

顯然,定時發生法具有很高的容錯性。由于外部同步脈沖精度一般是微秒級的,同步脈沖定時發生法采用在[2T-tp/2,2T+tp/2]判斷的策略,判斷語句將引起誤差。不同時間尺度的判斷語句引起的誤差也不同,時間尺度越小,判斷語句占用的時間就越小。如圖1(b)所示,時間尺度ts1比ts2造成的誤差小。

3)相位延遲發生法

為進一步提高定時發生法的同步準確性,在其基礎上,提出一種相位延遲法。相位延遲法的工作原理如圖1(c)所示。

打開定時器0中斷使能,周期為T的外部時鐘上升沿觸發定時器0,定時器0觸發定時器1。定時器1開始定時,并關定時器0中斷使能。當定時器1定時到T-tp時,打開定時器0中斷使能。定時器1定時到T時,觸發定時器2,定時器1清0,定時器2開始定時,用于同步時鐘占空比調節和均間隔分時。并且,當定時器2定時到tp,關定時器0中斷使能。當定時器2定時到0.9T時,判斷定時器0中斷標志是否為1,若為1,繼續定時,否則說明第偶數個脈沖異常,此時,定時器2搶過定時控制權,繼續發生周期為2T的同步脈沖。定時器2定時到T-tw時,定時器0打開中斷使能;定時器2定時到T+tp時,定時器0關中斷使能,若在[T-tp,T+tp]區間,有外部脈沖觸發。定時器1自動定時。當定時器2定時到1.9T時,判計數器0標志是否為1,若為1,定時器2定時清0;若為0,說明第奇數個外部脈沖丟失,定時器2搶過定時控制權,繼續發生周期為2T的同步脈沖。當定時器1定時到T時刻,觸發定時器2進行新一輪周期定時。

相位延遲法的工作原理體現兩個特點:

①外部時鐘是否丟失判斷時刻選在第0.9T、1.9T,判斷語句不導致同步時鐘產生誤差,從而提高同步時鐘的準確性;

②增加[T-tp,T+tp]區間的中斷窗口,可對外部脈沖周期進行選擇。

3 同步時鐘誤差分析

若外部觸發時鐘為T-ΔTt,其中ΔTt為偏離誤差,根據總線同步時鐘觸發原理,則合成后的理論同步時鐘應為2(T-ΔTt)。在實際工作中,由于芯片延遲、軟件調度、晶振漂移等原因產生的誤差ΔTs,實際合成的時鐘應為2(Tt-ΔT)+ΔTs。進行外部觸發時鐘和合成時鐘進行比較,則同步時鐘誤差為ΔTs。ΔTs是考核時鐘同步特性的重要指標,為便于分析,同步時鐘誤差通常采用百分比的形式表示,即:

(1)

4 案例研究

4.1 系統要求

某子系統與大系統進行系統集成時,大系統采用周期為10 ms的總線同步時鐘,子系統采用周期20 ms的同步時鐘。若保證大系統通暢工作,必須對跨平臺的總線同步信號進行協同控制。并要求1路輸入,多路輸出,每20 ms校準1次;當外部同步時鐘10 ms丟失時,繼續產生20 ms時鐘信號,以保證武器系統的安全性。

4.2 硬件設計

為實現上述要求,搭建一種基于ARM7 LPC2478的時鐘同步系統。為保持與大平臺的AM26LS31信號兼容,同步時鐘系統采用AM26LS32進行差分信號接收,然后合成單端信號通過磁隔離芯片ADUM1200[10],進入LPC2478中產生全局中斷。主控芯片按照相位延遲法發生原理,產生多路周期20 ms的同步信號,通過磁隔離芯片ADUM1200進入差分芯片MAX488中。差分芯片MAX488與子系統的子部件連接,協調與各子部件按節拍工作。

4.3 軟件設計

系統軟件主要包括10 ms外部觸發信號粗校驗子程序、10 ms外部觸發信號測量子程序、20 ms同步時鐘發生子程序。10 ms外部觸發信號粗校驗子程序主要用于查看10 ms信號是否到來,粗檢驗原理如下:系統定時1 s,程序查看這一時間區間的10 ms觸發系統中斷的個數;嚴格意義上講,若外部10 ms沒有誤差,10 ms中斷個數應為100個,但10 ms信號有可能出現誤差,則中斷個數有偏差;一般認為中斷個數落在95～105區間,則認為外部10 ms信號正常到來。10 ms外部觸發信號測量子程序主要用于獲取外部10 ms信號的真實值。方法如下:打開系統計數器,分別測量100個外部10 ms的信號,然后把100個測量值進行均化處理,從而獲得比較精確的10 ms真實值。當外部10 ms觸發信號丟失時,系統自動產生2倍的10 ms真實值,從而減少由于外部時鐘晶振和信號轉換器時鐘晶振差異造成的周期誤差漂移。20 ms同步時鐘發生子程序包括10 ms正常和丟失兩個狀態,產生原理采用相位延遲發生法,這里不再贅述。

4.4 試驗分析

采用高精度信號發生器產生不同偏差的10 ms外部觸發信號;邏輯分析儀分別接在10 ms外部觸發信號和20 ms同步時鐘端,用于獲取兩者真實值。試驗分為兩個模式:10 ms正常狀態以及10 ms丟失狀態。

0 ms正常狀態下,試驗時,其觸發信號、同步時鐘及其誤差如表1所示,其均化誤差為:

10 ms丟失狀態下試驗步驟如下:提供外部觸發時鐘為9.999 ms;時鐘同步系統正常工作10 s后,物理斷掉外部觸發信號,連續獲取10個周期的同步時鐘如表2所示。

表1 同步時鐘誤差試驗分析表

因此,10 ms丟失狀態下的均化誤差約為:

上述試驗表明該系統具有很高的時鐘同步精度且有很好的容錯性,從而證明了同步時鐘相位延遲發生法的可行性和準確性。值得說明的是:10 ms丟失狀態下的均化同步誤差小于正常狀態下的均化同步誤差,原因在于10 ms丟失狀態下,同步時鐘由系統自動產生,減少了外部觸發軟件調度環節。

表2 10 ms丟失狀態下試驗

5 結論

提出一種新穎的跨平臺武器系統同步信號發生技術,通過理論分析和試驗研究,可得出如下結論:提出的同步信號相位延遲發生技術,大大降低了傳統直接觸發法的同步誤差,提高了時鐘同步精度以及系統的可靠性和容錯性;同步信號相位延遲發生技術原理簡單,在ARM、DSP、單片機、FPGA等平臺易于實現。

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InvestigationonBusSynchronousClockGeneratingTechnologyofCrossPlatformWeaponSystem

ZHOU Yuqing, XUE Xiaole, LI Yugang, LUO Sheng

(No.203 Research Institute of China Ordnance Industries, Xi’an 710065, China)

A novel bus synchronous clock generating technology of cross platform weapon system was proposed, which adopted phase delay, interrupt window methods to reduce the error caused by the traditional direct triggering technology and enhance the fault tolerance of bus synchronous clock producer and the safety of arm system. Furthermore, the technique was applied to the clock synchronization system of a weapon system, and the feasibility and effectiveness of the method was verified.

communication bus; synchronous clock; phase delay; interrupt window; ARM

TP274

A

2016-09-18

周玉清(1978-),男,安徽臨泉人,高級工程師,博士,研究方向:武器系統綜合測試技術。