基于RTD和HEMT的D觸發器設計

馮杰， 姚茂群

(杭州師范大學 國際服務工程學院， 浙江 杭州 311121)

基于RTD和HEMT的D觸發器設計

馮杰， 姚茂群

(杭州師范大學 國際服務工程學院， 浙江 杭州 311121)

共振隧穿二極管(RTD)作為一種新的量子器件和納米電子器件，具有負內阻、電路功耗低、工作頻率高、雙穩態和自鎖等特性，可突破CMOS工藝尺寸的物理極限，在數字集成電路領域有更為廣闊的發展空間. 針對RTD的特性，采用3個RTD串聯的單雙穩態轉換邏輯單元(MOBILE)和類SR鎖存器，設計了基于RTD和HEMT(高電子遷移率晶體管)的D觸發器. 較于其他研究的D觸發器，該D觸發器能有效降低電路的器件數量和復雜度，且能抗S、R信號的延時差異干擾，具有更穩健的輸出.

共振隧穿二極管；高電子遷移率晶體管；單雙穩態轉換邏輯單元；D觸發器

0 引 言

隨著數字集成電路的快速發展，傳統CMOS工藝尺寸不斷減小，電路的集成度越來越高，同時也出現了一些由功耗和互連線等帶來的問題，如熱耗散、短溝道效應、量子力學效應等[1-3].共振隧穿二極管(resonant tunneling devices，RTD)作為一種新的量子器件和納米電子器件，可以突破傳統CMOS設計工藝所面臨的物理限制，且比CMOS器件擁有更優秀的特性.RTD具有負內阻、電路功耗低、工作頻率高、雙穩態和自鎖等特點[4-5].

(1) 負內阻(negative differential resistance，NDR).RTD器件在隨著電壓從低電平到高電平變化的過程中，其電流從零開始增大；到達第1個波峰后，電流開始減小；到達第1個波谷后，電流繼續增大.電流從波峰到波谷的這一段曲線表現為RTD的負內組特性，如圖1所示.Vp為波峰電壓，Ip為波峰電流，Vv為波谷電壓，Iv為波谷電流.

圖1 負內阻Fig.1 NDR

(2) 電路功耗低.RTD器件的負內阻特性，使得由其設計的電路在結構上更加簡單，且RTD器件電路的工作電壓低，一般在0.8 V左右，穩定時的工作電流也相對較低，一般為μA數量級.

(3) 工作頻率高.由于RTD器件具有共振隧穿效應，這是一種高速變化的物理過程，所以一般RTD的工作頻率都很高，且工作速度快.

(4) 雙穩態和自鎖.RTD器件的負內阻特性，使得由其組成的單雙穩態轉換邏輯單元(Mo nostable bistable transition logic element, MOBILE)具有雙穩態和自鎖特性，這相當于自身帶了一個鎖存器，非常有利于時序電路設計中器件數目的減少.

本文將RTD組成的MOBILE及三端器件作為輸入分支，以設計D觸發器.

1 單雙穩態轉換邏輯單元

MOBILE是基于RTD電路設計的一個重要邏輯單元，可由2個或更多個RTD串聯而成.由2個或是更多個RTD串聯的MOBILE，均具有類似的工作原理.以2個RTD串聯的MOBILE為例，電路如圖2(a)所示[6-9].在圖2(a)中，上面的RTD為負載管，下面的RTD 為驅動管，時鐘信號Vclk為偏置電壓.當Vclk較低時，負載管和驅動管工作在第1個正阻區，此時電流電壓特性曲線如圖2(b)所示，電路穩定于S0點，處于單穩態；y輸出為低電平.當Vclk繼續增大，超過2倍的RTD波峰電壓時，電路將出現2個穩定狀態S1、S2，如圖2(c)所示；具體處于哪個穩定狀態由負載管和驅動管中波峰電流較小的決定.當負載管的波峰電流較小時，負載管先進入負阻區，呈現較大的阻抗，電路處于S1穩定狀態，y輸出低電平；反之，當驅動管的波峰電流較小時，電路處于S2穩定狀態，y輸出高電平；即MOBILE具有雙穩態特性.由于當RTD的電流密度一定時，其波峰電流和波谷電流與面積成正比，可通過改變RTD的面積來獲得需要的輸出.當Vclk保持高電平時，y輸出將保持不變；即MOBILE具有自鎖特性.

(a) MOBILE

(b) 單穩態

(c) 雙穩態圖2 MOBILE特性分析Fig.2 Characteristic analysis of MOBILE

由于RTD是一個二端器件，為了能有效控制MOBILE的輸出，通常需要加入高速的三端器件作為輸入分支[10-12].在時序電路設計中，常用高電子遷移率晶體管(high electron mobility transistor, HEMT)[13].通過HEMT與負載管或驅動管直接并聯，以控制相應管子并聯區域的波峰電流大小.圖3所示的是一個反相器，其中x為HEMT的柵極輸入端.在圖3中，HEMT控制驅動管并聯區域的波峰電流大小；且當x輸入低電平時，驅動管并聯區域的波峰電流比負載管小，電路y輸出高電平；當x輸入高電平時，驅動管并聯區域的波峰電流比負載管大，電路y輸出低電平.

圖3 反相器Fig.3 Inverter

2 D觸發器設計

MOBILE的雙穩態和自鎖特性，在設計時序電路時，能使電路結構變得簡單.當偏置電壓Vclk上升時，電路輸出有效電平，且Vclk保持高電平時，電路輸出保持不變.但是當Vclk為低電平時，電路輸出也變為低電平.為了使Vclk在低電平時，電路輸出保持不變，就需要通過另外的鎖存器電路進行彌補.圖4(a)為文獻[14]中提出的一種D觸發器.

該D觸發器電路由電路G1、G2、G3三部分組成，輸入端D、DB(D的反相信號)，輸出端Q，時鐘信號Vclk，高電平信號Vdd.電路G1、G2都是反相器，電路G3是SR鎖存器，SR鎖存器原理如圖4(b)所示.圖中實線表示S、R輸入低電平時，負載管并聯區域和驅動管并聯區域的電流電壓特性曲線；虛線表示S、R輸入高電平時，負載管并聯區域和驅動管并聯區域的電流電壓特性曲線.由于電路G1、G2只能組合輸出3種狀態10、01、00，故整個電路實現了D觸發器功能.

上述D觸發器中有2個缺陷： (1) S、R信號是通過2個反相器得到的，且DB信號需要通過額外的電路提供，這些都會增加D觸發器電路的復雜度；(2) D和DB信號的不匹配或2個反相器輸出延時差異都會導致輸出錯誤的S、R信號.本文提出的D觸發器如圖5所示，能有效解決上述2個缺陷，且具有良好的功耗、D-Q的上升延時和下降延時.

(a) 文獻[14]提出的一種D觸發器

(b) SR鎖存器特性曲線圖4 文獻[14]中的D觸發器分析Fig.4 D flip-flop analysis in [14]

圖5 本文提出的D觸發器Fig.5 The D flip-flop proposed in this paper

圖5中，整個電路只由G1、G2兩部分電路組成.電路G1由3個RTD串聯而成的MOBILE及1個HEMT組成.當時鐘電壓Vclk從低電平變化到高電平，且D輸入低電平時，RTD1、RTD2和RTD3并聯區域的波峰電流滿足：IPRTD1>IPRTD2>IPRTD3-Parallel.此時，RTD3并聯區域從第1正阻區進入負阻區，呈現高阻狀態，RTD1和RTD2仍然工作在第1正阻區，呈現低阻狀態，y1、y2輸出高電平.當時鐘電壓Vclk從低電平變化到高電平，D輸入高電平時，由于HEMT1控制RTD3并聯區域的波峰電流，此時RTD1、RTD2、RTD3的波峰電流滿足：IPRTD1>IPRTD3-Parallel>IPRTD2，RTD2從第1正阻區進入到負阻區，呈現高阻狀態，RTD1和RTD3仍然工作在第1正阻區，呈現低阻狀態，y1輸出高電平、y2輸出低電平，如表1所示.

表1 G1的真值表

Table 1 Truth table of G1

電路G2是一個類SR鎖存器，HEMT2控制RTD4并聯區域的波峰電流，HEMT3控制RTD5并聯區域的波峰電流，工作原理如圖6所示.

圖6 類SR鎖存器的特性曲線Fig.6 Characteristic curve of similar SR latch

表2 G2的真值表

Table 2 Truth table of G2

表3 D觸發器的真值表

Table 3 Truth table of D flip-flop

3 HSPICE仿真及分析

對所設計的D觸發器進行HSPICE仿真，RTD采用文獻[15]中介紹的模型，其中RTD波峰電壓為0.28 V，RTD波峰電流密度為9 kA·cm-2，每μm2的電容為4 fF，HEMT采用增強型和耗盡型晶體管，閾值電壓分別為0.4 V和-0.1 V.仿真結果如圖7所示.

圖7 D觸發器的仿真波形Fig.7 Simulation waveform of D flip-flop

其中，工作電壓Vdd和時鐘電壓Vclk幅值均為0.8 V，Vclk頻率為1 GHz，輸入D，輸出Q.從仿真波形中可以看出，所設計的D觸發器邏輯功能正確，且為時鐘上升沿觸發.

圖8 2種D觸發器的仿真波形Fig.8 Simulation waveform of two D flip-flops

由于文獻[14]中的D和DB信號，在實際電路中經過各自相連的反相器到達S、R端，可能存在輸出延時差異.為了更好地比較所設計的D觸發器和文獻[14]中D觸發器的輸出穩健性，假設DB相對于D延遲0.02 ns輸入，圖8為兩者的仿真波形.其中，Q1為文獻[14]中的D觸發器輸出，Q2為本文D觸發器輸出.從圖8中可以看出，D在1.05 ns發生電平翻轉，而DB在1.07 ns發生電平翻轉，導致當時鐘Vclk在1 ns跳變到高電平時，Q1未能跟隨D信號電平輸出高電平.而本文設計的D觸發器則不會出現這種錯誤，當時鐘Vclk在1 ns跳變時，Q2能跟隨D信號電平輸出正確的高電平.

表4為上述2種類型D觸發器的性能比較.觸發器延時值均在Q輸出端接100 fF電容下測得，并取D-Q上升延時和下降延時的最大值；電路功耗均在輸入數據率α=20%時測得.由表4可知，所設計的D觸發器與文獻[14]的D觸發器兩者在D-Q延時和電路功耗上相差不大，但本文設計的D觸發器在RTD和HEMT器件數量上各減少了1個.

表4 2種D觸發器的性能比較

Table 4 Performance comparison of two D flip-flops

通過上述2種D觸發器的仿真及分析可以看出，所設計的D觸發器與文獻[14]的D觸發器在電路功耗和觸發器D-Q延時上相差不大，但本文的D觸發器設計所用的RTD和HEMT數都少了1個，且不用額外的電路提供DB信號，能更好地降低電路的額外開銷；也不會因為S、R信號的延時差異出現錯誤輸出，其輸出更穩健.

4 總 結

RTD器件作為一種新型量子器件和納米電子器件，具有的各項優秀特性使其在時序電路設計上具有比CMOS電路更加明顯的優勢.當RTD器件組成MOBILE時，其各項特性均能得到很好的表現.因此，時序電路的設計亦圍繞MOBILE展開.文中所設計的D觸發器采用3個串聯RTD的MOBILE來提供S、R信號，并設計了類SR鎖存器，使得在時鐘電壓為低電平時輸出電壓保持不變.相較于以往的設計，該D觸發器具有更穩健的輸出，且電路結構和設計方法更簡單.

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FENG Jie, YAO Maoqun

(HangzhouInstituteofServiceEngineering,HangzhouNormalUniversity,Hangzhou311121,China)

DesignofDflip-flopbasedonRTDandHEMT.Journal of Zhejiang University (Science Edition)，2017, 44(6)： 718-723

The resonant tunneling diode (RTD) as a new quantum device and nano-electronic device, has many attributes, including negative resistance, low power consumption, high frequency, bistability and self-latching. It can be used to break through the physical limits of CMOS process size, and also has a broader space for the development of digital integrated circuit. According to the characteristics of the RTD, a D flip-flop is designed based on RTD and HEMT(high electron mobility transistor). The D flip-flop uses the monostable-bistable transition logic element (MOBILE) with three RTDs in series and the similar SR-latch. Compared with the D flip-flop in other studies, the designed D flip-flop can effectively reduce the device number and complexity of the circuit.What is more, it also can eliminate the interference of delay difference between the signals of S and R with a more robust output.

RTD; HEMT; MOBILE; D flip-flop

2016-04-13.

浙江省自然科學基金資助項目(LY15F010011)；國家自然科學基金資助項目(61771179，61471314，61271124).

馮杰(1991—)，ORCID: http://orcid.org/0000-0001-7726-1944，男，碩士生，主要從事數字集成電路研究.

*通信作者，ORCID: http://orcid.org/0000-0001-6484-4972，E-mail：yaomaoqun@163.com.

10.3785/j.issn.1008-9497.2017.06.011

TN 432

A

1008-9497(2017)06-718-06